【视频】Vivado IP Integrator 助力实现协作加速设计（中文字幕）
judy 在 周五, 05/07/2021 - 11:31 提交
本视频将探讨Vivado IP集成器的特效与优势以及它如何帮助您解决复杂的设计问题。
All node
Xilinx VCU低延时方案和使用PS DP Live video接口来实现PS和PL的视频数据交换达到节约PL逻辑资源的目的
judy 在 周五, 05/07/2021 - 10:07 提交
部分 ZynqUltraScale+MPSoC的可编程逻辑(PL)中包含最新的视频编码器/解码器。这种新型硬化编解码器能够访问来自PL 或PS的视频和音频流，以提供和/或存取达到软件算法50倍的压缩视频信息，从而节省宝贵的系统存储空间
Xilinx FPGA 从SPI Flash 启动配置数据时的地址问题
judy 在 周五, 05/07/2021 - 09:41 提交
fpga 上电时，默认是从 flash 的 0x00 地址开始读数据。如 UG470 文档 page144 描述
【工程师分享】强制开放MPSoC的PS-PL接口
judy 在 周四, 05/06/2021 - 15:00 提交
MPSoC含有PS、PL；在PS和PL之间有大量接口和信号线，比如AXI、时钟、GPIO等。缺省情况下，PS和PL之间有接口和信号线被关闭。加载bit后，软件才会打开PS和PL之间的接口和信号线。比如在文件xfsbl_partition_load.c中，FSBL加载FPGA的bit后会执行下列操作，打开PS和PL之间的接口和信号线
Versal™ 架构如何助力启动设计（中文字幕）
judy 在 周四, 05/06/2021 - 11:18 提交
本视频介绍Versal自适应计算加速平台ACAP。介绍了Versal中的仿真和调试功能。
CMOS和TTL与非门多余输入端处理方法【门电路相关问题】
judy 在 周四, 05/06/2021 - 09:45 提交
CMOS与非门，只要有一个输入端为低电平，与运算后均为低电平，输出为高电平，影响了输出结果，若接地或悬空会使输出始终为 1。CMOS与门、与非门：多余端通过限流电阻（500Ω）接电源；CMOS或门、或非门：多余端通过限流电阻（500Ω）接地；
经验分享 | 初学者对ZYNQ7000的一些疑问(二)
judy 在 周四, 05/06/2021 - 09:32 提交
选择了xilinx zynq7z035ffg676这个型号的板子，是因为需要做定位通信的项目。AD9361+ZYNQ 的组合，因为需要自己一个人做PL和PS端的工作，这两部分的很多细节我都不了解，于是我向老板的一个专门做这块的朋友请教了我的一些问题，下面继续来整理一下。
赛灵思 XA Zynq® UltraScale+™ MPSoC 平台助力宏景智驾开发 L1-L4 全栈式自动驾驶解决方案
judy 在 周五, 04/30/2021 - 14:48 提交
赛灵思车规级 XA Zynq®UltraScale+™ MPSoC 平台提供了特有的自适应能力及高性能计算能力，完美契合宏景智驾 ADCU产品需求，促成了其名为“双子星 (Gemini)”的软硬一体化自动驾驶计算平台 ADCU 的成功推出。
与 Xilinx 探索数据中心自适应计算的未来
judy 在 周五, 04/30/2021 - 10:52 提交
Xilinx 为您引入一种突破性的新架构，该架构支持可分解的、可动态重配置的数据中心基础架构。 它被称为“可组合数据中心”，可提供世界最佳的可扩展性能，具备低延迟、可快速重配置等特性，以适应不断变化的工作负载，并可显着降低 TCO。
AnDAPT 推出六种电源方案
judy 在 周五, 04/30/2021 - 10:38 提交
AnDAPT近日推出六种新型PMIC解决方案，以便能够为Xilinx ZU+ MPSoC FPGA系列和Xilinx定义用例的多个电源轨供电。AnDAPT与Xilinx开展密切合作，提供可加速各种工业及计算应用（包括工业（电机控制、可编程逻辑控制、物联网（IoT））、医疗、网络和数据中心设备。）电源研发周期的设计。