Versal ACAP，APU - 跟踪系统中发生 ATB 停滞可能引发处理器死锁
judy 在 周五, 04/30/2021 - 09:34 提交
处理器可使用等待事件 (wait for event, WFE) 或等待中断 (wait for interrupt, WFI) 机制来进入低功耗状态。仅当嵌入式跟踪宏单元 (Embedded Trace Macrocell, ETM) 耗尽 AMBA ATB 接口上的所有跟踪字节后，处理器才能进入低功耗状态。
All node
新致华桑推出基于Virtex UltraScale FPGA的第四代大规模原型验证系统
judy 在 周五, 04/30/2021 - 09:25 提交
近年来，中国国内芯片市场发展迅速，而与之对应的芯片验证，仿真和测试的需求也急剧增加。Newtouch 希望借助最先进的FPGA 技术，升级其PHINEDesign FPGA 原型开发平台。该平台的前三代均基于赛灵思FPGA 平台而开发，其最近两代基于赛灵思Virtex®-7 2000T FPGA 和Virtex® UltraScale™ VU440 FPGA。
【工程师分享】扩展MPSoC中断
judy 在 周四, 04/29/2021 - 16:06 提交
MPSoC是带ARM处理器和FPGA(PL)的SoC，包含4核A53及其常用外部模块（PS）。A53（PS）使用Arm GIC-400，属于GICv2架构。如果想了解GIC-400的具体细节，请参考文档APU GIC: CoreLink GIC-400 Generic Interrupt Controller, DDI 0471B, r0p1。
经验分享 | 初学者对ZYNQ7000的一些疑问(一)
judy 在 周四, 04/29/2021 - 11:02 提交
依稀记得，当我第一次接触ZYNQ的时候，是在一个从零开始的项目中，可以说是需求都没确定，只是需要FPGA与ARM结合的平台，在迷茫的选择中，我选择了xilinx zynq7z035ffg676这个型号的板子
使用视觉 AI 入门套件实现 AI Box 加速应用
judy 在 周四, 04/29/2021 - 09:59 提交
本演示概述了智能相机应用，并指导用户如何设置环境、运行加速应用以及从应用自定义 AI 模型以及生成基准测试数据。
面向 Zynq UltraScale+ MPSoC/RFSoC 的设计咨询 - PS LPDDR4 DRAM 器件需启用 WDQS 控制信号
judy 在 周四, 04/29/2021 - 09:36 提交
JEDEC LPDDR4 规范 JESD209-4B 的最新发布版本引入了在每次写操作突发前后都将 DQS_c 驱动至高位并保持一段时间的要求（4.13 写操作和屏蔽写操作 DQS 控制信号（WDQS 控制信号）
使用视觉 AI 入门套件实现智能相机加速应用
judy 在 周三, 04/28/2021 - 14:36 提交
本演示概述了智能相机应用，并指导用户如何设置环境、运行加速应用以及从应用自定义 AI 模型以及生成基准测试数据。
【用户指南】 Vitis AI：加速AI潜能的创新性探索
judy 在 周三, 04/28/2021 - 10:21 提交
随着第三次人工智能浪潮的到来，AI正以前所未有的速度覆盖生产和管理等领域，市场对AI推断的效率与易用性都提出了更高的要求。赛灵思通过 Vitis AI和自适应计算加速平台充分发掘AI 加速潜能并将底层 FPGA 和 ACAP 的繁复细节抽象化，帮助缺乏专业知识的用户轻松开发深度学习推断应用，再度刷新AI推断的高效性和易用性。
好消息，两大 7nm Versal 系列全面量产出货了！
judy 在 周三, 04/28/2021 - 09:47 提交
赛灵思今日宣布，其 Versal AI Core 与 Versal Prime 系列器件现已全面量产并向客户出货。此外，Versal 产品组合的第三个系列 Versal Premium 也已通过赛灵思早期试用计划出货给多家一级客户。
5G 颠覆通信供应链，竞争形态多样且复杂
judy 在 周三, 04/28/2021 - 09:32 提交
FPGA、SoC 及️自适应计算加速平台 (ACAP) 的发明者赛灵思指出：5G 对市场来说是颠覆性的，它催生了新型运营商和供应商且改变了运营商和代工厂 (OEM) 之间的合作方式，例如，O-RAN (开放式无线电接取网络) 和电信基础架构计划 (Telecom Infra Project, TIP) 正在打破现有的商业模式，孕育出规模更小、更多样化的提供商