开启无限可能的世界：Vitis HLS 前端现已全面开源
judy 在 周四, 03/18/2021 - 14:14 提交
赛灵思一直致力于支持开源计划的不断飞跃，为帮助开发人员和研发社区充分发挥自适应计算的优势，我们再次做出了令人振奋的举措: 在 GitHub 上开放提供 Vitis HLS（高层次综合）前端。Vitis HLS 工具能够将 C++ 和 OpenCL™ 功能部署到器件的逻辑结构和 RAM/DSP 块上。
All node
你好，新一代SmartNIC ！
judy 在 周四, 03/18/2021 - 10:02 提交
随着技术的发展与革新，服务器、SmartNIC与DPU之间的界限越来越模糊，但实际上，定义与用例之间几乎没有多大关系。今天，我们针对Xilinx日前推出的新一代Alveo SmartNIC产品组合，从中窥探SmartNIC的未来发展趋势：可组合性。
【视频】赛灵思 UltraScale+ 成本优化的产品组合
judy 在 周四, 03/18/2021 - 09:45 提交
了解全新的 16nm Artix® UltraScale+™ FPGA 系列和 Zynq® UltraScale+ MPSoC ZU1 器件，以超紧凑的封装提供，可为成本敏感型的边缘和网络应用提供无与伦比的计算密度。
【下载】UltraFast 设计方法指南（适用于赛灵思 FPGA 和 SoC）（中文版） (v2020.2)
judy 在 周四, 03/18/2021 - 09:20 提交
本文档旨在描述推荐的设计方法，帮助用户在 Vivado® Design Suite 中有效利用赛灵思 FPGA 器件资源，并加速完成设计实现和时序收敛。提供推荐方法背后的原理，以支持用户制定出明智的设计决策。
一图读懂赛灵思 UltraScale+ 新成员
judy 在 周三, 03/17/2021 - 14:59 提交
一图读懂赛灵思全新UltraScale+成本优化型产品组合
Xilinx 以成本优化型 UltraScale+ 产品组合拓展新应用，实现超紧凑、高性能边缘计算
judy 在 周三, 03/17/2021 - 10:11 提交
赛灵思今日宣布面向市场扩展其 UltraScale+ 产品组合，以支持需要超紧凑及智能边缘解决方案的新型应用。新款 Artix® 和 Zynq® UltraScale+ 器件的外形尺寸较传统芯片封装缩小了70%，能够满足工业、视觉、医疗、广播、消费、汽车和互联市场等更广泛的应用领域。
【用户指南】探索 Versal ACAP 设计方法论
judy 在 周三, 03/17/2021 - 09:50 提交
身处智能时代，科技发展日新月异，伴随数据中心、有线网络、5G 无线和汽车等愈加丰富的场景，相应的技术与功能也正经历飞速迭代，因此，单一计算架构已难以应对海量数据处理需求，赛灵思 Versal ACAP多核异构计算平台致力于帮助所有开发者保持即时的灵活应变能力。
引领数据中心转型，赛灵思做了什么？
judy 在 周三, 03/17/2021 - 09:30 提交
人工智能的发展、日益复杂的工作负载以及非结构化数据的爆炸式增长，正迫使数据中心快速转型。随着 5G 、人工智能（ AI ）、云计算、物联网及自动驾驶等新一代信息技术快速演进，全球数据正呈指数级增长并呈海量聚焦态势。
一文看懂FPGA原型验证的技术进阶之路
judy 在 周二, 03/16/2021 - 15:18 提交
目前ASIC的设计变得越来越大，越来越复杂，单片FPGA已不能满足原型验证要求，多片FPGA验证应运而生。RTL逻辑的分割、多片FPGA之间的互联拓扑结构、I/O分配、高速接口都对应用FPGA原型验证的芯片开发者提出了更高的要求也带来了前所未有的挑战。
Vivado Design Suite 用户指南：I/O和时钟规划 (v2020.2)
judy 在 周二, 03/16/2021 - 15:00 提交
本文描述了I/O规划过程，在RTL设计中与PCB设计人员一起执行端口分配，并与系统工程师一起利用目标Xilinx FPGA上的时钟资源；使用Vivado设计套件减少内部和外部导线长度，提高系统性能。