FPGA I/O之差分信号
judy 在 周一, 11/09/2020 - 10:43 提交
区别于传统的一根信号线一根地线的做法，差分传输在两根线上都传输信号，这两个信号的振幅相同，相位相反，在这两根线上的传输的信号就是差分信号。信号接收端通过比较这两个电压的差值来判断发送端发送的逻辑状态。在电路板上，差分走线必须是等长、等宽、紧密靠近、且在同一层面的两根线。
All node
AXI-Stream代码详解
judy 在 周一, 11/09/2020 - 09:41 提交
AXI4-Stream跟AXI4的区别在于AXI4-Stream没有ADDR接口，这样就不涉及读写数据的概念了，只有简单的发送与接收说法，减少了延时，允许无限制的数据突发传输规模。AXI4-Stream的核心思想在于流式处理数据。
【Vivado 综合 】我们如何正式验证 Vivado 生成的网表？
judy 在 周一, 11/09/2020 - 09:26 提交
OneSpin 工具可验证综合和实现过程（即 RTL 和综合网表）中任意两个步骤之间的功能等效性。本答复记录涵盖有关 OneSpin 支持版本的详细信息，以及设置 OneSpin 以测试 Vivado 综合生成的网表的基本流程。
如何获得出口到国外的 Xilinx 产品的 ECCN 编号？
judy 在 周五, 11/06/2020 - 17:35 提交
要查找有效 Xilinx 部件号的出口控制分类号 (ECCN)，请使用以下工具：
https://xapps9.xilinx.com/ebsextn/gtc
有关有效 Xilinx 部件编号，请参阅以下产品数据表：
【视频】面向医疗设备嵌入式系统的制胜风险管理方法
judy 在 周五, 11/06/2020 - 17:05 提交
本视频将为医疗设备架构师和设计人员介绍用于工业自动化及其它高可靠性市场的功能安全性和网络安全性方法，以及 Xilinx 技术用于医疗设备设计流程基于风险管理的环节的原理，其可在加速上市进程的同时，创建更稳健的设计。
Zynq UltraScale+ MPSoC PS SYSMON 时钟
judy 在 周五, 11/06/2020 - 10:22 提交
Zynq UltraScale+ MPSoC TRM 包含一个详细介绍 PS 及 PL SYSMON 时钟的部分。本答复记录详细描述了 PS 和 PL SYSMON 的时钟基础架构。
让ARM穿上FPGA的马甲，会演一出什么好戏？
judy 在 周五, 11/06/2020 - 09:32 提交
随着赛灵思公司推出28nm Zynq-7000 All Programmable SoC以后，FPGA在工业应用大有加速之势，赛灵思工业级客户增长非常迅猛，其数量远超通信客户。赛灵思Zynq器件在智能化工业自动化领域大显身手，它将给工业应用带来哪些深刻变革？
创建 Vitis 加速平台第4部分：在 Vitis 中测试定制加速平台
judy 在 周四, 11/05/2020 - 14:30 提交
在本系列博客的前几篇博文中，我们讲解了如何创建硬件和软件工程。下一步，我们将讲解如何在Vitis™中封装此工程。随后，我们将在 Vitis 中通过创建简单应用并对其进行加速，以便对该工程进行测试。
Vitis AI 与 Zynq SoC/MPSoC 齐获“维科杯”奖 - 你有使用吗？
judy 在 周四, 11/05/2020 - 10:36 提交
OFweek 2020 第五届“维科杯”评选结果揭晓，赛灵思在人工智能与物联网领域“两开花”—— Vitis AI 与 Zynq SoC / MPSoC 系列产品双双获奖。其中 Vitis AI 斩获维科杯·OFweek 2020 人工智能行业优秀产品应用奖，Zynq SoC/ MPSoC 系列产品荣膺维科杯·OFweek 2020 物联网行业创新技术产品奖。
赛灵思在最新 MLPerf 推断基准测试中实现图像分类最高峰值性能效率
judy 在 周四, 11/05/2020 - 09:47 提交
测试系统使用赛灵思 Alveo U250 加速器卡，该卡以 Mipsology 优化的领域专用架构 (DSA) 为基础。基准测试测量了我们基于 Alveo 的定制 DSA 在离线模式下以 5,011 图像/秒的速度执行基于 ResNet-50 基准的图像分类任务的效率。ResNet-50 以图像/秒为单位测量图像分类性能。