赛灵思FPGA助力安全自动驾驶“三重视觉”：激光雷达
judy 在 周一, 01/11/2021 - 09:57 提交
据麦姆斯咨询报道，得益于高级驾驶员辅助系统（ADAS），例如自动紧急制动（AEB）和驾驶员监控系统（DMS），汽车变得越来越安全。随着这些功能的复杂性增加，也让自动驾驶给予人类越来越高的安全感。例如，AEB最初只能探测汽车前进方向的危险，如今已发展到可以探测行人、交叉口交通、自行车骑行者和道路障碍物。
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【ZYNQ Ultrascale+ MPSOC FPGA教程】第十三章 RS485实验
judy 在 周一, 01/11/2021 - 09:33 提交
本章以AN3485模块介绍RS485的数据传输。
性能提升100 多倍！—— Xilinx Versal 评估套件上市， 助力开发者阔步迈入解锁ACAP功能的高速路
judy 在 周五, 01/08/2021 - 15:28 提交
装备业界首个自适应计算加速平台（ACAP）的赛灵思 Versal AI Core 系列 VCK190评估套件 和 Versal Prime 系列 VMK180 Prime 评估套件，现已上市！VCK190 是赛灵思首款 Versal™ AI Core 系列评估套件，可帮助设计者使用 AI 和 DSP 引擎开发解决方案，与当前服务器级 CPU 相比，该解决方案可将计算性能提升 100 多倍！
一种介绍DPU架构（自适应交换机）的文章
judy 在 周五, 01/08/2021 - 11:28 提交
在本文中，我们将进一步采取主动行动，以解决网络核心（交换机）中当前的专有处理和计算问题。我们提出了一种新的硬件架构，称为自适应交换机。基于对其支持三个用例的原型的测试，我们证明了在可适应的交换机上可以同时实现高吞吐量和处理灵活性。
Zynq的启动与配置过程详解
judy 在 周五, 01/08/2021 - 11:22 提交
初学 Zynq 的时候，都是按照惯例打开 Vivado 软件，然后实现 Zynq 可编程逻辑硬件部分PL的设置后，把硬件部署导出，再打开 SDK 进行 ARM 核的软件部分 PS 编程设计，最后再将硬件比特流文件（.bit）和软件的可执行链接文件（.elf）下载到 Zynq 开发板中，这样就可以对自己的软硬件设计进行调试和验证。
基于FPGA千兆以太网的开发（1）
judy 在 周五, 01/08/2021 - 10:15 提交
在开发以太网接口的过程中经常看到 MII、RMII、GMII、RGMII等英文缩写名称。在开发接口前，先将这些名词搞清楚。
Unroll & Pipeline | 细粒度并行优化的完美循环
judy 在 周四, 01/07/2021 - 14:36 提交
HLS 优化设计的最关键指令有两个：一个是流水线 (pipeline) 指令，一个是数据流(dataflow) 指令。正确地使用好这两个指令能够增强算法地并行性，提升吞吐量，降低延迟但是需要遵循一定的代码风格。
赋能汽车/AI/医疗的 Versal AI 引擎，点这里了解详情
judy 在 周四, 01/07/2021 - 10:45 提交
在 1月19日 的线上研讨会上，我们将邀请赛灵思软件与 AI 部门的专家与大家分享集成了 AI 引擎的 Versal AI Core 器件与 CPU/ GPU / FPGA 的算力比拼；Versal AI Core 在自动驾驶、机器学习、智慧医疗等领域的实际案例；另外，还有最新发布的 Vitis 1.3 的十大亮点功能的分享和探讨。干货满满，不容错过。
【ZYNQ Ultrascale+ MPSOC FPGA教程】第十二章 RS422实验
judy 在 周四, 01/07/2021 - 09:51 提交
本章利用AN3485模块实现RS422接口数据传输。关于模块，在前面的RS232实验中已经介绍过，本实验不再赘述。RS422与RS232在与FPGA的连接的接口上是一样的，都是TXD和RXD，因此，本实验在RS232实验的基础上，例化出两路连接到RS422接口芯片MAX3490上
Xilinx AXI Interconnect
joycha 在 周四, 01/07/2021 - 09:10 提交
在 AMBA 系列之 AXI 总线协议初探 中，了解到 AXI 总线交互分为 Master / Slave 两端，而且标准的 AXI 总线支持不同的位宽，既然是总线，那么必须要支持总线互联，多 Master，多 Slave的场景