【分享】OpenAMP的RPMSG_ADDR_ANY含义
judy 在 周二, 07/07/2020 - 09:48 提交
在OpenAMP的应用程序中，经常看到地址被设置成RPMSG_ADDR_ANY。在通信过程中，为什么可以把源地址、目的地址设置成任意值？这个宏的名字不够清楚，它的本意是让系统自动选择。如果设置源地址为RPMSG_ADDR_ANY，则系统自动选择一个空闲的源地址。
All node
PCIe系列第三讲、事务层通用 TLP 头结构分析
judy 在 周二, 07/07/2020 - 09:26 提交
上一讲说道：“一个完整的TLP由1个或多个TLP Prefix、TLP头、Data Payload和TLP Digest构成”，那么本讲将就谈一谈TLP的头，具体几种事务（存储器读写、配置读写、IO读写、原子操作、消息报文）后面一一分析。
【视频】在 Alveo 上的 Vitis 加速开发流程（中文）
judy 在 周一, 07/06/2020 - 15:43 提交
欢迎收看本期 Vitis 快速上手视频，我们将重点介绍如何使用 Vitis 在 Alveo 板卡上开发和部署硬件加速应用。Demo 部分会包含 Vitis 图像化界面和命令行流程，并展示如何使用 Xilinx github 加速用例。
【分享】ZCU106 MPSoC 功耗优化
judy 在 周一, 07/06/2020 - 11:26 提交
不同使用场景，对芯片的性能和功耗要求不一样。为了测试Xilinx MPSoC PS侧的最低功耗，基于ZCU106单板做了功耗优化。为了方便，使用最简单的软硬件环境。软件使用死循环做串口打印，硬件保留了如下模块。
FPGA的软核、硬核、固核
judy 在 周一, 07/06/2020 - 10:05 提交
现在的FPGA设计，规模巨大而且功能复杂，因此设计的每一个部分都从头开始是不切实际的。一种解决的办法是：对于较为通用的部分可以重用现有的功能模块，而把主要的时间和资源用在设计中的那些全新的、独特的部分。这就像是你在开发应用程序的时候就不用直接去写驱动物理硬件的代码
用百度大脑EasyDL平台轻松玩转AI
judy 在 周一, 07/06/2020 - 09:47 提交
EasyDL是百度大脑推出的定制化AI训练及服务平台，支持面向各行各业有定制AI需求的企业用户及开发者使用。支持从数据管理与数据标注、模型训练、模型部署一站式AI开发流程，通过原始图片、文本、音频、视频类数据经过EasyDL加工、学习、部署可发布为公有云API、设备端SDK、本地化部署及软硬一体产品
开发者分享 | 利用 IP 中的集成调试功能来调试 PCI Express 链接训练问题
judy 在 周五, 07/03/2020 - 15:52 提交
In-system IBERT 可提供 PCIe 链接眼图。“JTAG Debugger”和“In-system IBERT”功能结合在一起即可提供即时信息，用于判断链接训练问题的可能原因。在本篇博文中，我们将讲解如何使用这些功能。本篇博文基于赛灵思 VCU118 开发板随附的 UltraScale+ 器件。
Vitis 2020.1 现已推出！
judy 在 周五, 07/03/2020 - 10:57 提交
Vitis™统一软件平台是一种新的工具，它将Xilinx®软件开发的所有方面结合到一个统一的环境中。适合从边缘到云的所有开发者。Vitis 统一软件平台 2020.1 现已推出下载
Xilinx 推出新型 Virtex UltraScale+ VU57P FPGA
judy 在 周五, 07/03/2020 - 10:46 提交
赛灵思宣布 Virtex UltraScale+ 系列产品再添独一无二的高速运算新成员 — Virtex UltraScale+ VU57P FPGA。这是一款新型高带宽内存（HBM）组件，能够在极快速度、低延迟和极低功耗需求下传输大量数据。新型 Virtex UltraScale+ VU57P FPGA 融合了一系列强大的功能，适用于数据中心及有线与无线通信中要求最严苛的众多应用
【通信篇】FPGA中FSK解调
judy 在 周五, 07/03/2020 - 10:15 提交
FSK信号的解调也有非相干和相干两种，FSK信号可以看作是用两个频率源交替传输得到的，所以FSK的接收机由两个并联的ASK接收机组成。