高斯滤波之FPGA实现
demi 在 周二, 11/19/2019 - 15:32 提交
滤波是一个邻域操作算子。通常，邻域选择3x3，5x5等，这些3x3或者5x5的邻域，被称作滤波器，掩模或核。利用给定像素邻域内的像素值与掩模做卷积，从而决定该像素的最终输出值。
All node
FPGA图像处理（5）基础功能：双线性插值（原理）
demi 在 周二, 11/19/2019 - 14:28 提交
双线性插值是常用的插值算法，是许多图像处理算法的组成部分。双线性插值由包围当前目标像素点的4个像素点的数值通过与当前像素点的相对位置偏移进行插值计算。
Vivado中ROM IP核的使用
demi 在 周二, 11/19/2019 - 14:14 提交
在Vivado中，对rom进行初始化的文件是.coe文件。 .coe文件的前两行的开头格式是固定的，不能改变的。其所存储的数据数量与大小是与设计rom的位宽和深度相对应的。
学习Python，怎能不懂点PEP呢？
demi 在 周二, 11/19/2019 - 09:30 提交
或许你是一个初入门Python的小白，完全不知道PEP是什么。又或许你是个学会了Python的熟手，见过几个PEP，却不知道这玩意背后是什么。那正好，本文将系统性地介绍一下PEP，与大家一起加深对PEP的了解。
学习笔记3：HDL高级设计技术
demi 在 周一, 11/18/2019 - 16:29 提交
根据综合工具设计FPGA：很多综合工具都有特殊的算法，取决于不同的目标器件，执行不同的约束和编译选项，在创建FPGA设计之前，设计者应该充分了解所用的综合工具如何处理设计。
FPGA设计之时序约束——常用指令与流程
demi 在 周一, 11/18/2019 - 15:50 提交
说到FPGA时序约束的流程，不同的公司可能有些不一样。反正条条大路通罗马，找到一种适合自己的就行了。从系统上来看，同步时序约束可以分为系统同步与源同步两大类。简单点来说，系统同步是指FPGA与外部器件共用外部时钟；源同步（SDR，DDR）即时钟与数据一起从上游器件发送过来的情况。
【下载】基于PS和PL的1G / 10G以太网解决方案
demi 在 周一, 11/18/2019 - 14:54 提交
本应用笔记重点介绍使用Zynq®UltraScale +™器件的基于以太网的设计。它描述了通过扩展的多路复用I / O（EMIO）和多路复用I / O（MIO）接口在处理系统（PS）中可用的千兆以太网控制器（GEM）的用法。它还描述了使用可编程逻辑（PL）中的高速收发器使用1000BASE-X，SGMII和10GBASE-R物理接口。
【视频】面向电源电子产品及电气驱动器的 SiC 三级逆变器及有限集 MPC
demi 在 周一, 11/18/2019 - 10:02 提交
通常，MPC 的代价是计算量增加，因为复杂的计算是在几微秒的时间间隔内完成的。 为确保实时性，本次网络研讨会将举例说明 Zynq SoC 或 MPSoC 是如何实现如此复杂的算法的。
FPGA静态时序分析简单解读
demi 在 周五, 11/15/2019 - 17:37 提交
任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式，老实说很晦涩，而且总能看到不同的版本，内容又不那么一致，为了彻底解决这个问题，我研究了一天，终于找到了一种很简单的解读办法，可以看透它的本质，而且不需要再记复杂的公式了。
Verilog实现VGA通信的驱动
demi 在 周五, 11/15/2019 - 17:25 提交
VGA全称是Video Graphics Array，即视频图形阵列，是一个使用模拟信号进行视频传输的标准。分辨率高，显示速度快。