FPGA基础设计：Verilog常数赋值、字符串、标识符
demi 在 周五, 11/08/2019 - 10:53 提交
按照Verilog 2005的标准：0-9、a-f、z、x称作数字位（digit）；表示数字正负的’+‘和’-‘视作一元操作符（unary operator）；常说的二进制、八进制、十进制、十六进制称作数字的基（base）；其在Verilog中的表示’b’、‘o’、‘d’、'h’称作基格式（base format）字符；表示常数的bit数称作size。
All node
如何写出时序收敛的代码
demi 在 周五, 11/08/2019 - 09:34 提交
硬件描述语言（verilog，systemVerilog，VHDL等）不同于软件语言（C，C++等）的一点就是，代码对应于硬件实现，不同的代码风格影响硬件的实现效果。好的代码风格能让硬件“跑得更快”，而一个坏的代码风格则给后续时序收敛造成很大负担。
学习笔记：xilinx fpga设计流程
demi 在 周四, 11/07/2019 - 14:29 提交
输入设计：通过文本编辑器（.v文件），或者核生成器、或者原理图输入一个设计（.v文件）
FPGA供电分析
demi 在 周四, 11/07/2019 - 13:42 提交
FPGA是一种多电源需求的芯片，主要有3种电源需求：VCCINT，VCCA，VCCD_PLL......
FPGA 时钟分频
demi 在 周四, 11/07/2019 - 11:49 提交
时钟信号的处理是FPGA的特色之一，因此分频器也是FPGA设计中使用频率非常高的基本设计之一。一般在FPGA中都有集成的锁相环可以实现各种时钟的分频和倍频设计，但是通过语言设计进行时钟分频是最基本的训练，在对时钟要求不高的设计时也能节省锁相环资源。
研讨会回放与课件下载：基于 Alveo 的加速应用现状，及 Vitis 工具概览和教程导读
demi 在 周四, 11/07/2019 - 09:51 提交
Alveo 自适应加速器卡及 Vitis 开发环境为开发者提供了异构加速框架，用户可以从繁杂的硬件平台设计中腾出手来，只需要专注于开发专有的、高性能的加速核，从而先于市场一步实现超越软件的性能。
FPGA图像处理（3）基础功能：二维缓冲
demi 在 周三, 11/06/2019 - 17:56 提交
二维缓冲的功能是将串行的像素点数据转化为并行的多个像素点的滑窗，将滑窗内的坐标中心点作为当前并行数据对应的像素点，一般用于插值计算或者二维卷积。
【驱动初发】一个简单到不能再简单的块设备驱动
demi 在 周三, 11/06/2019 - 15:37 提交
像IIC、LED、KEY等都属于字符设备，这些设备的驱动是所有驱动类型中最为简单的。块设备是另外一种不同于字符设备的类型，这两类设备在linux的驱动结构中有很大差异。总体来说，块设备驱动比字符设备驱动复杂的多，在IO操作上也表现出很大的不同。
盛大揭幕：赛灵思亚美尼亚和印度新开两处研发中心
demi 在 周三, 11/06/2019 - 10:33 提交
金秋十月，赛灵思公司相继在亚美尼亚和印度海德拉巴开设两处新的研发中心。
再度亮相进博会，Xilinx 高度关注中国开发者
demi 在 周三, 11/06/2019 - 09:29 提交
2019年11月5日，在全球瞩目的第二届中国国际进口博览会上，赛灵思公司继去年积极部署首届进博会之后，再次携手全球分销合作伙伴安富利公司，以及活跃在智慧交通、智慧城市、智慧医疗领域的部分优质合作伙伴隆重亮相，通过一系列代表性的尖端产品和方案的现场演示，高调展示赛灵思及其生态系统在人工智能、5G等行业关键技术领域所扮演的重要角色。