verilog的时钟分频与时钟使能
demi 在 周五, 11/01/2019 - 13:43 提交
时钟使能电路是同步设计的基本电路。在很多设计中，虽然内部不同模块的处理速度不同，但由于这些时钟是同源的，可以将它们转化为单一时钟处理。
All node
解决跨时钟域问题的三大方法
demi 在 周五, 11/01/2019 - 09:22 提交
在本篇文章中，主要介绍3种跨时钟域处理的方法，这3种方法可以说是FPGA界最常用也最实用的方法，这三种方法包含了单bit和多bit数据的跨时钟域处理，学会这3招之后，对于FPGA相关的跨时钟域数据处理便可以手到擒来。
【下载】新兴DNN推理格局中的FPGA
demi 在 周四, 10/31/2019 - 17:26 提交
FPGA可以在根据给定的神经网络拓扑结构调整计算架构方面发挥基本作用，提供使设备适应客户确切环境所需的功能。
FPGA基础设计：使用DAC的Interleaved模式
demi 在 周四, 10/31/2019 - 14:55 提交
本文介绍DAC芯片的Interleaved模式的使用，或者叫交错模式。
【视频】XDF 2019 主题演讲：Vitis 统一软件平台介绍
demi 在 周四, 10/31/2019 - 11:46 提交
Xilinx 数据中心业务部执行副总裁兼总经理 Salil Raje 深入谈论全新 Vitis 统一软件平台。 之后，来自 IBM 和 Micron 的嘉宾加入 Salil，共同讨论了如何在数据中心及其他领域使用 Vitis 和 Vitis AI。
【网络压缩六】深度压缩
demi 在 周四, 10/31/2019 - 09:43 提交
这篇论文来自作者韩松，是一篇经典的网络压缩论文，获得了ICLR2016最佳论文。它主要结合了剪枝，量化和霍夫曼编码的方法，将卷积神经网络的权重大大的压缩了，而且用于FPGA的部署。
FPGA图像处理（1）基础功能：像素点行列坐标生成
demi 在 周三, 10/30/2019 - 17:15 提交
虽然在图像数据流水线中已包含行列坐标，但是一些算法由于其本身的设计必须由行有效信号 lv 重新生成行列坐标。
由浅入深：Python 中如何实现自动导入缺失的库？
demi 在 周三, 10/30/2019 - 17:07 提交
在写 Python 项目的时候，我们可能经常会遇到导入模块失败的错误：ImportError: No module named 'xxx'或者ModuleNotFoundError: No module named 'xxx'。
2019 XDF 亚洲站启航在即！
demi 在 周三, 10/30/2019 - 14:10 提交
赛灵思开发者大会（XDF）是每年一度由赛灵思举办的全球范围的技术盛会，针对软件开发者与系统设计者，为大家提供一个深度交流以及学习前沿信息的开放平台。数以千计的赛灵思技术工程师与专家会携广大合作伙伴以及行业领导者为您带来最新的技术解决方案与灵感洞察，旨在帮助您在具体行业应用或系统设计领域获得新的突破！
“算法+算力” 下半场将至，基于 FPGA 定制计算将左右 AI 系统构建
demi 在 周三, 10/30/2019 - 10:33 提交
10月27日，“全球 AI 芯片 · 城市智能峰会” 在深圳落下帷幕，峰会全面聚焦城市视觉与城市算力领域，汇集了世界顶尖人工智能科学家、产业巨头首席技术高管、行业创业大牛，以及明星投资人共聚一堂，共同就 AI 产业发展的现状与趋势分享了各自的观点和最新的技术方案。本次会议共吸引了692位业内人参会，其中包含了64家企业的CEO、371名副总裁及总监级听众。