SPI总线verilog hdl实现
demi 在 周五, 10/18/2019 - 15:51 提交
SPI总线传输只需要4根线就能完成——SCK(Serial Clock)：SCK是串行时钟线，作用是Master向Slave传输时钟信号，控制数据交换的时机和速率；MOSI(Master Out Slave in)：在SPI Master上也被称为Tx-channel，作用是SPI主机给SPI从机发送数据......
All node
【下载】UltraFast 设计方法时序收敛快捷参考指南
demi 在 周五, 10/18/2019 - 15:43 提交
根据《UltraFAST 设计方法指南（适用于 Vivado Design Suite）》中的建议，本快捷参考指南提供了以下简化的分步骤快速收敛时序流程：初始设计检查；时序基线；时序违规解决。
xilinx 7系列FPGA配置篇简介
demi 在 周五, 10/18/2019 - 13:48 提交
今天咱们聊聊xilinx7系列FPGA配置的相关内容。总所周知FPGA上电后，其工作的逻辑代码需要从外部写入FPGA，FPGA掉电后其逻辑代码就丢失，因此FPGA可以被无限次的配置不同的逻辑代码，但FPGA需要配备外部的非易失存储器来存储其逻辑代码或者通过单片机、DSP或者其它控制器来实现FPGA上电后的逻辑代码载入。
Python进阶：迭代器与迭代器切片
demi 在 周五, 10/18/2019 - 11:58 提交
迭代器是 Python 中独特的一种高级特性，而切片也是一种高级特性，两者相结合，会产生什么样的结果呢？
【视频】Xilinx Alveo 如何解决极具挑战性的数据中心工作负载？
demi 在 周五, 10/18/2019 - 10:30 提交
现代数据中心正在迅速发展。部署强大灵活的基础架构的需求从未如此强烈。了解 Xilinx Alveo 如何解决极具挑战性的数据中心工作负载。
zcu102（10）Standalone读写SD卡文件
demi 在 周四, 10/17/2019 - 14:25 提交
建立zcu102的Vivado工程，新建Block Design，并且添加zynq模块；运行Run Block Automation，双击打开zynq模块配置查看SD接口配置。
【视频】AWS 在 XDF 2019 上展示了如何利用云资源来构建智能并将其分发到边缘
demi 在 周四, 10/17/2019 - 13:22 提交
在 XDF 2019 上，AWS 展示了他们如何利用云资源来构建智能并使用 Zynq Ultrascale + 处理器和 Ultra96 板将其分发到边缘以构建混合关键性系统。
Fintech：FPGA 如何加速衍生品定价模型
demi 在 周四, 10/17/2019 - 13:09 提交
Fintech 是一个合成词，是 Financial technology 的缩写，直译过来 Fintech 的中文就是“金融科技”。其本质是指用来提高金融服务效率的科技手段，比如大数据、云计算、智能投顾、区块链、移动支付等现代技术，它们的出现大大提高了传统金融服务的速度和效率。
Xilinx首次在中国计算机大会（CNCC）设立展位，欢迎前来交流
demi 在 周四, 10/17/2019 - 10:37 提交
Xilinx首次在中国计算机大会设立展位。2019年10月17-19日，苏州金鸡湖国际会议中心，B24-25展位，欢迎大家一起来交流。
体验 Alveo 加速度 ：Xilinx Alveo 自适应加速卡研习会（深圳站）报名进行中
demi 在 周四, 10/17/2019 - 09:39 提交
我们诚邀您参加赛灵思与深圳鹏程实验室联合举办的 Xilinx Alveo 自适应加速卡研习会 - 深圳站，来自赛灵思的数位技术专家将与您分享业界领先的赛灵思自适应加速卡 Alveo 的最新资讯及开发流程，并现场演示机器学习等应用加速的实际性能。