学会Zynq（28）SPI控制器简介
demi 在 周三, 10/16/2019 - 16:35 提交
本文简单介绍Zynq中的SPI控制器。本文将“master”称为“主机”；将“slave”称为“从机”；将“slave slect”从机选择简称为SS。
All node
FPGA设计规范之Verilog编码规范
demi 在 周三, 10/16/2019 - 15:29 提交
命名规则：① 首先每个文件只包含一个module，而且module名要小写，并且与文件名保持一致；② 除parameter外，信号名全部小写，名字中的两个词之间用下划线连接，如receive_clk_b；③ 由parameter定义的常量要求全部字母大写......
研讨会：关于 XIlinx 统一软件平台 Vitis，你有什么想问我们的吗？
demi 在 周三, 10/16/2019 - 14:41 提交
Alveo 自适应加速器卡及 Vitis 开发环境为开发者提供了异构加速框架，用户可以从繁杂的硬件平台设计中腾出手来，只需要专注于开发专有的、高性能的加速核，从而先于市场一步实现超越软件的性能。
Xilinx 助力 AMD EPYC 打破性能瓶颈，出“7”制胜共创数据中心未来
demi 在 周三, 10/16/2019 - 10:32 提交
Xilinx 助力 AMD EPYC 打破性能瓶颈，出“7”制胜共创数据中心未来。赛灵思 FPGA 可为广泛的应用提供 20 倍以上加速并能重新配置，是现代数据中心不断变化的工作负载的理想选择。
XDF（美洲站）首站告捷，名企云集，自适应技术全面开花 —— 期待 12 月份亚洲站
demi 在 周三, 10/16/2019 - 09:21 提交
10月1日至2日，第三届赛灵思开发者大会（XDF）北美站在美国硅谷 - 圣何塞 (San Jose) 首战告捷，超过1,300位赛灵思客户、合作伙伴及开发者与媒体参加了这场年度技术盛宴。
Verilog中generate语句的用法
demi 在 周二, 10/15/2019 - 16:40 提交
Verilog-2001中新增了语句generate，通过generate循环，可以产生一个对象（比如一个元件或者是一个模块）的多次例化，为可变尺度的设计提供了方便，generate语句一般在循环和条件语句中使用，为此，Verilog-2001增加了四个关键字generate，endgenerate, genvar, localparam。
xilinx 7系列FPGA之XADC简介
demi 在 周二, 10/15/2019 - 14:59 提交
今天咱们来聊一聊FPGA里面的XADC功能。XADC即Xilinx公司的FPGA里集成的一个ADC模块、温度传感器、电压传感器的集合。在7系列FPGA里，除了少数spartan系列的低端FPGA没有XADC外，其它所有的7系列FPGA里都有XADC模块。
【下载】SDAccel 环境剖析和最优化指南
demi 在 周二, 10/15/2019 - 14:38 提交
在 SDAccel 框架中，应用程序在主机应用程序和硬件加速的内核之间分配，它们之间具有通信通道。使用 C/C++ 编写并使用 API 抽象（如 OpenCL）的主机应用程序在 x86 服务器上运行，而硬件加速的内核在赛灵思 FPGA 内运行。由赛灵思运行时 (XRT) 管理的 API 调用用于与硬件加速器通信。
来一场硬核的裂变- 首期 Xilinx 论坛 “明日之星” 见面日成功举办
demi 在 周二, 10/15/2019 - 10:26 提交
在位于上海张江软件园的浦软大厦，有着一支服务全球客户的中国技术专家团队， 通过热线，通过论坛， 通过面对面的交流和各种技术文档， 他们为来自全球的各种各样的用户答疑解难，成为客户产品和技术部署强有力的保障。
【视频】Xilinx 开发者大会 2019（圣何塞专场）的精彩演讲
demi 在 周一, 10/14/2019 - 15:44 提交
重温来自 Xilinx 开发者大会 2019（圣何塞专场）的一些激动人心的发布，包括 Vitis，我们的全新统一软件平台，以及来自三星、AWS、微软、Pony.ai 等的精彩演示。