静态时序分析概述
demi 在 周日, 09/29/2019 - 13:07 提交
静态时序分析是检查IC系统时序是否满足要求的主要手段。以往时序的验证依赖于仿真，采用仿真的方法，覆盖率跟所施加的激励有关，有些时序违例会被忽略。此外，仿真方法效率非常的低，会大大延长产品的开发周期。静态时序分析工具很好地解决了这两个问题。
All node
FPGA时序约束中常用公式推导
demi 在 周日, 09/29/2019 - 10:01 提交
在fpga工程中加入时序约束的目的： 1、给quartusii 提出时序要求； 2、quartusii 在布局布线时会尽量优先去满足给出的时序要求； 3、STA静态时序分析工具根据你提出的约束去判断时序是否满足的标准。
【下载】UltraScale 架构和产品简介
demi 在 周五, 09/27/2019 - 15:27 提交
Xilinx® UltraScale™ 架构包含高性能FPGA，MPSoC和RFSoC系列，可满足广泛的系统要求，其重点是通过众多创新技术进步来降低总功耗。
vivado中各个文件的含义
demi 在 周五, 09/27/2019 - 14:52 提交
在Xilinx ISE中不同的操作都有不同的文件类型对应，例如综合、布局、布线、生成比特流等都会产生特定格式的文件，在vivado中也是一样，只不过在vivado中，文件的格式相比于ISE中更加同一。
xilinx 7系列FPGA时钟篇(3)_时钟操作法则
demi 在 周五, 09/27/2019 - 13:56 提交
上一篇咱们介绍了7系列FPGA的时钟区域内部结构，本篇咱们接着介绍如何实际操作时钟。不说其它的，直接先上两张图。
你真的知道Python的字符串怎么用吗？
demi 在 周五, 09/27/2019 - 13:42 提交
Python 中字符串是由 Uniocde 编码的字符组成的不可变序列，它具备与其它序列共有的一些操作，例如判断元素是否存在、拼接序列、切片操作、求长度、求最值、求元素的索引位置及出现次数等等。除此之外，它还有很多特有的操作，值得我们时常温故学习，所以，今天我就跟大家继续聊聊字符串。
四大学术大咖助阵XDF2019北美站
demi 在 周五, 09/27/2019 - 10:27 提交
赛灵思开发者大会（Xilinx Developer Forum, XDF）即将拉开帷幕。一个前所未有的开发者与专家思想与观点，创意与方案亲密接触的平台；75 场行业观点、尖端技术和前沿应用相关的技术论坛；20 多个小时，为期两天的手把手开发者实验室；上百名全球意见领袖、技术专家云集一堂。
verilog中的initial块、always块详细解释
demi 在 周四, 09/26/2019 - 16:55 提交
一个程序块可以有多个initial和always过程块。每个initial和always说明语句在仿真的一开始同时立即开始执行；initial语句只执行一次，而always语句则不断重复的活动着，直到仿真结束。
Xilinx FPGA中全局时钟资源的使用方法
demi 在 周四, 09/26/2019 - 14:36 提交
IBUFDS、IBUFGDS和OBUFDS都是差分信号缓冲器，用于不同电平接口之间的缓冲和转换。
zynq的启动方式学习
demi 在 周四, 09/26/2019 - 10:58 提交
Zynq-7000AP SOC器件有效利用了片上CPU来帮忙配置。在没有外部JTAG的情况下，处理系统（PS）与可编程逻辑（PL）都必须依靠PS来完成芯片的初始化配置。ZYNQ的两种启动模式：从BootROM主动启动，从JTAG被动启动。