【下载】CTAccel 图像处理 (CIP) 加速器
demi 在 周二, 06/18/2019 - 10:20 提交
CTAccel 图像处理 (CIP) 加速器是一款基于 FPGA 的图像处理加速解决方案，可通过将计算负载从 CPU 转移至 FPGA，显著提高图像处理及图像分析的性能。CIP 强大的处理能力可为数据中心带来极大的优势，可将图像处理吞吐量提高 3-7 倍，将计算时延缩短 3 倍，并可将总体拥有成本降低 3 倍。
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为什么FPGA调试中双口RAM的读写冲突总是隐藏的很深很深？
demi 在 周二, 06/18/2019 - 09:49 提交
双口RAM的读写冲突问题在FPGA调试中经常遇到......在初学FPGA调试中，常常为了所谓的省事，在写代码设计仿真阶段就忽略了双口RAM的读写冲突问题，导致在FPGA上板调试中浪费大量的时间。本文就针对以往出现的双口RAM读写冲突问题展开讨论，希望能够给大家提个醒。
【下载】Skreens 个性化流媒体视频引擎
demi 在 周一, 06/17/2019 - 11:14 提交
Skreens 是一款个性化的流媒体视频引擎，可为广播、企业协作、游戏、安全和数字媒体等产业实现创新的视觉体验。
ZYNQ开发（七）zynq AXI总线的简单介绍
demi 在 周一, 06/17/2019 - 10:48 提交
AXI （Advanced eXtensible Interface） 本是由ARM公司提出的一种总线协议， Xilinx从 6 系列的 FPGA 开始对 AXI 总线提供支持，目前使用 AXI4 版本。
学会Zynq（10）lwIP简介
demi 在 周一, 06/17/2019 - 09:57 提交
从本篇开始，将花大量篇幅介绍Zynq在裸机环境下以太网的使用。裸机时最方便的就是使用SDK已经集成了的lwIP 1.4.1库，我们将先了解lwIP的相关知识，然后再以实例的方式学习TCP、UDP的程序设计方法。
【下载】自适应比特率视频转码解决方案
demi 在 周五, 06/14/2019 - 16:03 提交
Xilinx、NGCodec 和 VYUSync 共同汇编了一款易于使用的高性能视频代码转换包，任何有 Ffmpeg 经验的人都可使用、评估。该解决方案可提供一个实时 H.264 至 HEVC 或 VP9 ABR 包，运行在采用 COTS PCIe 封装的高级 16nm UltraScale+ FPGA 上。
提升您的洞察力，SumUp 邀您共享京沪欢乐时光
demi 在 周五, 06/14/2019 - 10:23 提交
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大数据时代，赛灵思加速解决方案合作伙伴 SumUp Analytics 助力您从文档中高效提取、发现和验证各类重要信息。
2019 年 6 月 20 日和 25 日，SumUp 将在北京和上海两地分别举办用户见面酒会。
100小时实战修炼：Xilinx 暑期新工科人才培养行动开始报名
demi 在 周五, 06/14/2019 - 10:17 提交
赛灵思暑期活动又要开始了！！！
100 个小时的实战修炼！！
涉猎 AI、云加速、边缘计算等热门话题！！
国际最前沿的研究分享！！
设计技巧：在 Vivado Synthesis 中使用 SystemVerilog 接口连接逻辑
demi 在 周五, 06/14/2019 - 10:12 提交
SystemVerilog 接口的开发旨在让设计中层级之间的连接变得更加轻松容易。 您可以把这类接口看作是多个模块共有的引脚集合。与必须在每个模块上定义多个引脚不同的是，您只需在接口中对引脚定义一次，之后只需在模块上定义接口即可。 如果稍后接口中涉及的信号被更改，则仅需更改接口即可。