【视频】使用面向 Zynq UltraScale+ RFSoC 的 System Generator for DSP
judy 在 周四, 02/28/2019 - 10:35 提交
了解 Vivado System Generator for DSP 2018.3 版本中的全新超级采样率模块集，提供与 MATLAB® 和 Simulink® 集成的设计流程，以加速 Zynq UltraScale + RFSoC 器件上高速 DSP 应用的设计和实现
All node
Vivado BOOT.bin 文件生成
joycha 在 周四, 02/28/2019 - 10:04 提交
Vivado BOOT.bin 文件生成
mig IP用户读写时序
judy 在 周四, 02/28/2019 - 09:32 提交
对于mig与DDR3/DDR2 SDRAM的读写时序我们不需要了解太多，交给mig就可以了。我们需要做的是控制好User Interface，写出正确的User logic。想要写好Userlogic,我们就必须清楚每一个用户控制接口的含义
Gartner确定2019年十大数据与分析技术趋势
judy 在 周三, 02/27/2019 - 17:43 提交
Gartner预测，到2022年，75%利用人工智能与机器学习技术的新终端用户解决方案将采用商业解决方案而非开源平台构建。商业厂商现在已经在开源生态系统中创建了连接器，为企业提供扩展与推广人工智能及机器学习所需要的功能特性
【XDF资料下载】Turbo提升您的洞察力
judy 在 周三, 02/27/2019 - 11:39 提交
Sumup公司的吴永俊分享了SumUp Nucleus实时文本分析平台
推动边缘计算的七项核心技术
judy 在 周三, 02/27/2019 - 10:34 提交
计算模型的创新带来的是技术的升级换代，而边缘计算的迅速发展也得益于技术的进步。本节总结了推动边缘计算发展的7项核心技术，它们包括网络、隔离技术、体系结构、边缘操作系统、算法执行框架、数据处理平台以及安全和隐私
【视频】 使用 CCIX 实现 Key-Value 存储加速
judy 在 周三, 02/27/2019 - 09:46 提交
本视频演示了采用 CCIX 如何实现无缝的 KVS 加速（KVS，Key-Value Storage）。了解如何在不中断客户的应用处理过程的同时实现 KVS 加速，包括使用现有网络推断方案。
ZynqNet解析（五）具体硬件实现
judy 在 周三, 02/27/2019 - 09:23 提交
背景：ZynqNet能在xilinx的FPGA上实现deep compression。
目的：读懂zynqNet的代码中关于硬件实现的部分。
10G以太网接口的FPGA实现，你需要的都在这里
judy 在 周二, 02/26/2019 - 16:05 提交
随着FPGA在数据中心加速和Smart NIC在SDN和NFV领域的广泛应用，基于以太网接口的FPGA开发板越来越受到关注。而更高速率的以太网接口技术则是应用的关键，本文将详细介绍基于FPGA的10G以太网接口的原理及调试技术。
mig IP的创建
judy 在 周二, 02/26/2019 - 14:04 提交
FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。本实验和工程基于Digilent的Arty Artix-35T FPGA开发板完成。软件使用Vivado 2018.1