Vivado工程经验与时序收敛技巧
judy 在 周四, 11/08/2018 - 08:57 提交
FPGA毕竟不是ASIC，对时序收敛的要求更加严格，本文主要介绍本人在工程中学习到的各种时序约束技巧。
首先强烈推荐阅读官方文档UG903和UG949，这是最重要的参考资料，没有之一。它提倡要在设计的早期阶段就要排除问题，越到后期时序的改善就越困难。其中HLS层次对性能的影响是最大的。
All node
Xilinx CEO 将出席深圳全球 CEO 峰会
judy 在 周三, 11/07/2018 - 11:55 提交
2018年11月8日，赛灵思公司CEO，Victor Peng 确认出席由 Aspencore 在深圳举办的全球 CEO 峰会，并将带来主题演讲，与参会者探讨人工智能兴起带来的机遇和挑战，分析后摩尔定律时代新的计算模式，并分享赛灵思重大的行业突破和最新产品将如何加速 AI 和各种创新。
Pinnacle Imaging Systems和安森美半导体合作推出新的HDR监控方案，采用Xilinx技术扩展高动态范围视频的界限
judy 在 周三, 11/07/2018 - 10:54 提交
在真实情况的测试下，新的方案捕获和色调映射高对比度场景达120 dB或20 EV，全是全高清1080 p 30 fps实时输出
从配角走向主流，一家34岁的老牌芯片公司还存在多少可
judy 在 周三, 11/07/2018 - 10:53 提交
作者：四月，来源：机器之能
对于一家已经成立34年的老牌芯片公司而言，未来还将存在多少可能性？尤其当曾经并肩作战的“老战友”都逐一被巨头收编之后。
回答或许多是中规中矩的“平稳发展”、“逐步增长”，亦或者“被收购”……
Xilinx ZYNQ 7000+Vivado2015.2系列（三）之HelloWorld实验（最小系统）（纯PS）
judy 在 周三, 11/07/2018 - 08:52 提交
前言：
使用的板子是zc702。用Vivado的IP核搭建最小系统，包括ARM核（CPU xc7z020），DDR3（4×256M），一个UART串口（Mini USB转串口），纯PS，通过串口打印出HelloWorld，工程虽小，五脏俱全，算是一种朝圣。配置要和板子对应，大家注意修改。
操作步骤：
硬件部分
高能效比的加速解决方案——华为FX系列FPGA加速卡
judy 在 周二, 11/06/2018 - 17:50 提交
2018年10月16日，华为在赛灵思开发者论坛( XDF)上与赛灵思联合发布了FX系列FPGA加速卡，为基因测序、视频编码、图片处理、数据压缩等业务提供了高能效比的加速解决方案。
【下载】USB 3.2: 最新USB Type-C挑战
judy 在 周二, 11/06/2018 - 15:40 提交
在本白皮书中，了解如何克服USB 3.2和 USB Type-C 未来的挑战，并成功实施新的 20Gbps 标准。
【视频】使用 xfOpenCV 实现嵌入式视觉加速
judy 在 周二, 11/06/2018 - 10:48 提交
Xilinx 将展示从 SDSoC开发环境加速的 xfOpenCV 库和自定义 CV 函数。
那些年我们学过的数模电...
judy 在 周二, 11/06/2018 - 10:26 提交
作者：做但不能忘思考 ，来源：FPGA2嵌入式
0. 概述
Vivado FIR滤波器设计与仿真（二）
匿名 在 周二, 11/06/2018 - 02:34 提交
在Vivado FIR滤波器设计与仿真（一）中产生了两路正弦信号，频率分别为4MHz和5MHz,今天要进行FIR滤波器设计，在进行滤波器设计之前，需要对滤波器的参数进行设置，需要借助MATLAB软件或者Filter Solutions软件，这次使用Filter Solutions来进行参数设定。