逻辑电平之单端互连（5）
judy 在 周一, 12/03/2018 - 10:30 提交
本篇主要介绍TTL/CMOS电平的互连、OC/OD的互连，其余单端逻辑电平的互连可参考相关器件规范、电平规范。
1、TTL/CMOS互连
All node
【视频】在支持 SDAccel 及 RTL 内核的 AWS F2 上进行开发—— 第 2 部分
judy 在 周一, 12/03/2018 - 10:22 提交
本培训视频介绍了 AWS F1 硬件平台的技术规格。观看此视频，以了解 AWS FPGA 中的各个区域，了解AWS F1 Shell 并查看重要的性能注意事项。
ZYNQ QNX开发——在ZedBoard上运行QNX
judy 在 周一, 12/03/2018 - 09:20 提交
QNX版本：QNX6.6
宿主系统：Windows
交互系统：Debin
开发板：MIZ702 完全兼容ZedBoard
【视频】在支持 SDAccel 及 RTL 内核的 AWS F1 上进行开发 —— 第 1 部分
judy 在 周五, 11/30/2018 - 10:38 提交
该视频将概括介绍 F1 和 SDAccel，并将帮助您了解 AWS F1 硬件及软件协议栈。观看本视频，您将从高层面了解从 RTL 加速器创建亚马逊 FPGA 镜像 (AFI) 的流程以及如何在 F1 上开发一款主机应用 AFI。
ZYNQ+Vivado2015.2系列（七）软硬件联合Debug观察AXI总线读、写时各信号的时序
judy 在 周五, 11/30/2018 - 10:14 提交
前面一节我们学会了创建基于AXI总线的IP，但是对于AXI协议各信号的时序还不太了解。这个实验就是通过SDK和Vivado联合调试观察AXI总线的信号。由于我们创建的接口是基于AXI_Lite协议的，所以我们实际观察到是AXI_Lite协议的信号时序。
逻辑电平之常见差分逻辑电平（4）
judy 在 周五, 11/30/2018 - 09:13 提交
本篇主要介绍常用的差分逻辑电平，包括LVDS、xECL、CML、HCSL/LPHCSL、TMDS等。
1、LVDS电平
静态时序分析基础
judy 在 周四, 11/29/2018 - 15:58 提交
建立时间，保持时间
为了确保寄存器在时钟沿稳定采集数据，那么必须要满足寄存器的建立，保持时间要求。
建立时间要求：在寄存器有效时钟沿之前至少Tsetup时间，数据必须到达且稳定。如下图所示。
限时热卖：全套 TSN 硬件评估套件优享 30 天超低价！
judy 在 周四, 11/29/2018 - 14:11 提交
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【视频】Amazon EC2 F1 SDAccel 开发者实验室
judy 在 周四, 11/29/2018 - 10:57 提交
通过此自学教程，简要了解 AWS F1 和 SDAccel，使用 Amazon EC2 F1 实例逐步指导，以加速应用。在此虚拟开发者实验室中，您将连接到 F1 实例、体验 F1 加速，并使用 SDAccel 开发和优化 F1 应用。
逻辑电平之CMOS Latch up（3）
judy 在 周四, 11/29/2018 - 09:54 提交
作者：XCZ，来源：硬件助手微信公众号
本篇主要针对CMOS电平，详细介绍一下CMOS的闩锁效应。
1、Latch up