从底层结构开始学习FPGA----LUT查找表
judy 在 周一, 06/13/2022 - 10:39 提交
记得刚接触FPGA的时候，总能看见类似这样的一句话----FPGA是基于查找表LUT的可编程逻辑器件。FPGA常常被人比作“数字积木”，就是因为底层资源的丰富和灵活，要做任何“玩具”
judy的博客
读取Xilinx FPGA芯片的唯一ID号DNA
judy 在 周一, 06/13/2022 - 10:04 提交
用过单片机的朋友都知道，单片机芯片内部都有一串序列号，比如STM32，称之为Unique device ID，是一个96Bit的只读数据。和单片机一样，FPGA芯片内部同样也有ID
从底层结构开始学习FPGA----Xilinx 7 系列 FPGA 的逻辑优势
judy 在 周五, 06/10/2022 - 14:59 提交
这篇文章主要是通过介绍7系列与之前产品的对比，来展示7系列产品的基本逻辑单元的优点。
VDMA调试总结
judy 在 周五, 06/10/2022 - 10:55 提交
本文介绍了VDMA调试常用方法和一些需要注意的问题。
Xilinx FPGA DDR3设计（二）时钟介绍
judy 在 周五, 06/10/2022 - 09:43 提交
本文介绍Xilinx FPGA外接DDR3时钟相关参数及配置。
起飞！通过无线WIFI下载调试FPGA
judy 在 周三, 06/08/2022 - 09:57 提交
远程调试在整机调试时是很有必要和方便的，今天带给大家一个通过无线wifi下载调试fpga的一种方法
Xilinx FPGA DDR3设计（一）DDR3基础扫盲
judy 在 周二, 06/07/2022 - 09:40 提交
本文我们介绍下DDR3的基础知识，涉及DDR3管脚信号、容量计算、重要参数介绍内容
SoC中IP化设计的考虑因素总结
judy 在 周一, 06/06/2022 - 09:35 提交
本文就针对IP设计中注意事项、有用策略及FPGA原型设计等进行简要说明。
Xilinx FPGA时钟及I/O接口规划（二）
judy 在 周四, 06/02/2022 - 10:17 提交
Vivado®Design Suite提供了几种可能影响I/O和时钟规划的器件规划功能。例如，FPGA配置方案、约束、配置电压方式都会影响I/O和时钟规划。
HLS for循环优化
judy 在 周二, 05/31/2022 - 09:58 提交
本文通过例子中来解释for循环中的基本概念