基于FPGA的TDC延时设计
judy 在 周四, 12/09/2021 - 09:47 提交
采用FPGA的CARRY4进位单元，每个CARRY4的COUT连接到下一个CARRY4的CIN，这样级联起来，形成延时链；每个COUT做为抽头输出到触发器，通过本地时钟进行数据采样
judy的博客
Xilinx FPGA平台DDR3设计保姆式教程（2）——DDR3各时钟频率及带宽分析
judy 在 周三, 12/08/2021 - 10:16 提交
对FPGA而言，时钟就是脉搏，必须理解透彻！
FPGA的虚拟时钟如何使用？
judy 在 周二, 12/07/2021 - 10:06 提交
在我之前写的FPGA时序约束教程中，有一篇中讲到了虚拟时钟，但文中对虚拟时钟的应用介绍的还不够详细，因此这里我们再对虚拟时钟做一个更加细致的介绍。
Xilinx FPGA平台DDR3设计保姆式教程（1）——DDR3基础简介
judy 在 周一, 12/06/2021 - 10:02 提交
DDR3全称double-data-rate 3 synchronous dynamic RAM，即第三代双倍速率同步动态随机存储器。所谓同步，是指DDR3数据的读取写入是按时钟同步的
基于米联客MA703FA开发板的MicroBlaze LWIP千兆以太网例程
judy 在 周一, 12/06/2021 - 09:47 提交
Xilinx FPGA MicroBlaze使用AXI 1G/2.5G Ethernet Subsystem（= Tri Mode Ethernet MAC + AXI Ethernet Buffer）以太网IP核驱动RTL8211FD千兆网口，并使用lwip2.1.2协议栈建立http服务器，支持IPv6
IBERT for GTY中两点总结
judy 在 周五, 12/03/2021 - 10:37 提交
在IBERT测试中需要注意的有以下两个要点
Petalinux2020.01 内核DMA驱动调试
judy 在 周四, 12/02/2021 - 15:20 提交
Petalinux2020.01 内核DMA驱动调试过程分享
进入IP Core的时钟，都不需要再手动添加约束么？
judy 在 周四, 12/02/2021 - 09:52 提交
对于7系列FPGA，需要对GT的这两个时钟手工约束：对于UltraScale FPGA，只需对GT的输入时钟约束即可，Vivado会自动对这两个时钟约束。
【教程】Xilinx Vivado/Vitis 2020.1创建MicroBlaze工程运行Hello World C语言程序（使用外部DDR3内存）
judy 在 周四, 12/02/2021 - 09:38 提交
添加了DDR3内存以后，程序既可以运行在BRAM里面，也可以运行在DDR3内存里面。但如果运行在DDR3内存里面，固化起来会比较麻烦，需要借助SREC SPI Bootloader。
使用Jtag Master 调试FPGA程序
judy 在 周一, 11/29/2021 - 09:45 提交
对FPGA进行上板调试时，使用最多的是SignalTap，但SignalTap主要用来抓取信号时序，当需要发送信号到FPGA时，Jtag Master可以发挥很好的作用，可以通过Jtag Master对FPGA进行读写测试