judy的博客

自定义AXI IP核实验——FPGA Vitis篇

judy 在 周五, 05/26/2023 - 14:37 提交

本实验将为大家介绍如何在Vivado中构建 AXI总线类型的IP核

ZYNQ AXI GPIO中断实验——FPGA Vitis篇

judy 在 周四, 05/25/2023 - 09:44 提交

使用ZYNQ最大的疑问就是如何把PS和PL结合起来使用。本实验使用两个AXI GPIO的IP核

FPGA远程更新/远程调试的一种简单方法

judy 在 周三, 05/24/2023 - 09:56 提交

本文使用树莓派+FPGA进行方案验证

ZYNQ 定时器中断实验——FPGA Vitis篇

judy 在 周二, 05/23/2023 - 09:23 提交

本实验介绍如何使用ZYNQ芯片PS端的定时器资源

Vivado： Labtools 27-3412错误

judy 在 周二, 05/23/2023 - 08:58 提交

最近在上板测试的过程中，使用mark_debug跑工程后生成的bit在下载的时候遇到了问题

Zynq UltraScale+ RFSoC器件介绍

judy 在 周一, 05/22/2023 - 14:43 提交

本文介绍一下Xilinx公司新一代Zynq UltraScale+ RFSoC器件

ZYNQ 串口打印输出——FPGA Vitis篇

judy 在 周一, 05/22/2023 - 10:50 提交

本实验主要介绍使用PS端来完成ZYNQ串口打印输出的功能

AMD MicroBlaze中通过AXI Timer获取时间戳

judy 在 周五, 05/19/2023 - 09:36 提交

通过XTmrCtr_GetValue获取时间戳，是以时钟周期为单位的

利用TI公司TXS0108实现FPGA IO Bank接不同外设IO接口电压案例

judy 在 周四, 05/18/2023 - 11:09 提交

本文介绍利用TI公司TXS0108实现FPGA IO Bank接不同外设IO接口电压转换

将自定义 IP （HDL）添加到 Vivado 模块设计（Block Design）

judy 在 周三, 05/17/2023 - 09:46 提交

使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题，不知道大家有没有遇到