博客 | FPGA 开发圈

ZYNQ+Vivado2015.2系列（九）基于AXI总线的等精度频率计（测量数字信号频率）

上一节我们体验了一把PS和PL是怎样联合开发的，这种ARM和FPGA联合设计是ZYNQ的精华所在。这一节我们实现一个稍微复杂一点的功能——测量未知信号的频率，PS和PL通过AXI总线交互数据，实现我们希望的功能。如何测量数字信号的频率最简单的办法——在一段时间内计数在我们设定的时间（Tpr）内对被测信号的脉冲进行计数，得Nx， Fx=Nx/Tpr。 Tpr 越大，测频精度越高。... 阅读详情

2018-12-07 | Vivado2015.2, Zynq

Xilinx A7 芯片内部结构分析（2）——存储单元

上一篇中提到了SLICEL和SLICEM都可用作ROM，后者还可以作为分布式RAM（Distribute RAM，DRAM）。本篇主要总结的是块状Memory（Block Memory），实际上就是FPGA内部独立于逻辑单元的专用存储器，更像是一种硬核。 1. 基本结构如下图所示，一个Block Memory的大小为36KB（RAMB36E1），由两个独立的18KB BRAM（Block... 阅读详情

2018-12-07 | XC7A200T-FPGA, 存储

Xilinx A7 芯片内部结构分析（1）—— CLB

一直以来，觉得自己关于FPGA方面，摸不到“低”——对底层架构认识不清，够不着“高”——没真正独立做过NB的应用，如高速、复杂协议或算法、神经网络加速等高大上的应用，所以能力和认识水平都处于中间水平。这段时间做时序优化，感觉心有余而力不足了，可能要触及手动布局布线了，打开Device布局图才开始有兴趣探究一些底层结构的东西。看吧，资源已经用了80%的A7 200芯片... 阅读详情

2018-12-05 |

学会System Generator（5）Gateway In和Gateway Out详解

本文是该系列的第5篇。第2篇中以数字滤波器的设计为主题，介绍了System Generator的完整设计流程。本文将对其中使用到的Gateway In和Gateway Out模块进行详细介绍。 Simulink到FPGA的转换 Simulink中的仿真模型为连续时间系统，数据格式多种多样；而FPGA中为离散时间系统，数据必须用一定的位数进行量化。两者之间必须要进行从连续到离散的转换、... 阅读详情

2018-07-31 |

学会System Generator（4）资源分析与时序分析

本文是该系列的第4篇，第2篇以数字滤波器的设计为主题，介绍了System Generator的完整设计流程；第3篇介绍了 System Generator导出设计的说明文档和testbench的特性。本文将介绍System Generator对设计进行资源分析和时序分析的相关方法。查看分析结果本文在第2篇设计的数字滤波器模型基础上运行分析。System... 阅读详情

2018-07-30 |