【XDF资料下载】使用 SDAccel 开发计算存储

judy 在周五, 01/04/2019 - 14:38 提交

本演讲资料介绍了使用 SDAccel 开发计算存储

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本电子书主要侧重于为读者介绍成本优化型 FPGA 和自适应 SoC 技术，说明这些技术如何在不降低性能或效率的前提下，为硬件设计提供软件编程能力带来的灵活性优势。

本文将从硬件设计和驱动使用两个方面介绍基于CPM5 QDMA 的 Versal Tandem设计和启动流程。

本文档涵盖了如何驱动 AMD Vivado™ Design Suite 来分析和改善您的设计

本文可让开发者们看懂 AMD Vivado™ Design Tool 2023.2 中的“AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计”CED 示例。

AMD 提供了支持不同速度的多种以太网 IP。此外，还提供了设计示例供用户用作参考。请参阅以下以太网设计示例列表。

本参考设计基于ZYNQ开发板，使用VDMA做原始图像采集系统，在petalinux下做服务器，通过Socket发送图像至Windows或者Linux上位机。

劳特巴赫的 PowerDebug 模块设计选用了 AMD Zynq™ UltraScale+™ MPSoC。该器件以优化的异构处理引擎组合形式提供了出色的处理、I/O 和内存带宽

本篇文章将演示创建一个使用 AMD Vitis™ 视觉库的 Vitis HLS 组件的全过程。此处使用的是 Vitis Unified IDE。

【下载】SDAccel 环境剖析和最优化指南	Kintex UltraScale+ FPGA 数据手册：DC 和 AC 开关特性	UltraScale+ FPGA Gen3 Integrated Block for PCI Express (Vivado 2019.1) 集成调试特性及使用指南
AI引擎的自动数字预失真设计生成	用户指南 \| Versal ACAP：精简设计进程的最佳实践	UltraFAST 设计方法指南（适用于 Vivado Design Suite）（中文版）

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