作者：OpenSLee，来源：FPGA开源工作室
FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。
本实验和工程基于Digilent的Arty Artix-35T FPGA开发板完成。
软件使用Vivado 2018.1。
参考工程：ddr3_sim。
第四篇：mig IP的仿真
1快速仿真
1>①ddr3_ip->②Open IP Example Design
2>选择ddr3仿真生成的路径。
3>DDR3自带仿真工程生成完毕。
4>①Run Simulation ->②Run Behavioral Simulation。
5>等待10几分钟左右仿真完成。
6>仿真完成查看波形。
对于xiinx官方自带的DDR3仿真的例子大家可以参看UG586
（ https://china.xilinx.com/support/documentation/ip_documentation/mig_7ser... ）。
2仿真
目标：对DDR3的8个bank从0 bank开始对每个bank写入0-99，然后依次读出，循环读写。
修改example_top模块如下所示：
参见参考工程：ddr3_sim。
如上图所示，app_cmd信号在①处为写ddr3命令，从bank0写到bank7。②处为ddr3读命令，从bank0读到bank7。
如图红框所示，我们采用写时序第一种情况（具体参看《第三篇：mig IP用户读写时序》）。地址每次加8，数据每次加1。
如上图红框所示，连续写数据。
如上图红框所示，app_rd_data_valid信号有效，读出数据和写入数据一致，仿真验证完成。
文章转载自： FPGA开源工作室
