Xilinx数据中心 IP

高级闪存控制器接口 (AFCI)

• 多端口架构允许连接多达 32 个 NAND 设备（总共 128 个 NAND 目标）
• 将管理与 I/O 队列分开，实现灵活的数据路径管理
• 每个命令提交／完成最多一个寄存器写入
• 用于命令提取、命令完成以及数据传输的行业标准总线接口 (AXI-4) 主设备
• 每个命令队列支持多达 64k 命令
• 独立的 R/W 通道支持从系统到 NAND 以及从 NAND 到系统的数据同步传输
• 积极保持每个 NAND LUN 的命令，可最大限度提高 NAND 输出输出的吞吐量
• 在支持每个芯片的基础上执行自动训练序列
• 固件可选抽头可通过设置特性命令实现快速的速度改变
• 可选择的 BCH-ECC 纠正能力基于 NAND 选择
• 支持 ONFI 3.2 及 4.0 合规性 MLC 与 SLC NAND
• 支持 NV-DDR、NV-DDR2、Toggle 2.0
• 可选：AES-XTS 256 位加密（P/N：IPC-BL157A-1-ZM）
• 可选择提供的 AES-XTS 加密算法通过 FIPS-197 认证

闪存存储器 LDPC 纠错

• 业界最佳的代码性能接近香农限制
• 使用专用优化方法实现了低于 1e-15 的低错误底限
• 支持即时代码率转变
• 支持硬判断及软判断解码
• 高吞吐量及低时延性能
• 针对最低面积最低功耗进行优化的 FPGA

BCH 算法的 ECC

• 高带宽、低时延的并行编解码路径
• 可配置编码模块数量
• 可配置解码模块数量
• 可配置代码字长 (K)，达 8192 位
• 可配置模块尺寸
• 可配置的 32、64、128 或 256“FIFO”数据接口
• 并行化的编码器
• 并行化的解码器支持校验值计算
• 用户可选错误校正值 (T)
• 用户可选的字段除数可实现并行化错误搜索

流量管理器

• 32k 队列
• 5 个阶段
• 每个阶段的 SP+DWRR

低时延以太网 MAC

• 完整 100G 和 40G 以太网线路速率操作。
• 可选的帧校验序列 (FCS) 检查、添加和删除.
• 静态和动态去偏移功能。
• PCS Lane Marker插入与删除.
• PCS 线路成帧和解帧，包括每条 PCS 线路切换。
• 按 802.3ba 要求进行封包间隙 (IPG) 插入和删除

• 设计符合 25Gb 以太网联盟规范
• Base-R PCS 子层工作速率为 25 或 Gb/s
  • 可选自动协商
  • 可选 FEC 子层
• 低时延
• 配置和监控即可通过可选 AXI4-Lite 管理接口，也可使用状态与配置向量
• 综合统计数据采集
• 支持 802.3 和 802.1Qbb 流控制
• 支持 VLAN 和 Jumbo 帧

TCP 卸载引擎

• 通过 10 G TOE 实现的超低时延，不足 100 ns
• 持续不变的大 TCP 有效负载，取决于远程服务器／客户端容量
• 128 会话支持 8/16/32Kb 的可调有效负载 FIFO

XAUI

• 设计符合 10Gb 以太网 IEEE 802.3-2008 规范
• 支持 20G 双速率 XAUI（双路 XAUI）在各种特性下以 6.25 Gb/s 的速率使用 4 个收发器。
• 支持 10 Gb 光纤通道 (10-GFC) XAUI 数据速率和流量
• 以 3.125 Gb/s 的线路速率使用 4 个收发器实现 10 Gb/s 数据速率
• 实现数据终端设计 (DTE)
• XGMII 延伸子层 (XGXS)、PHY XGXS 和 10GBASE-X 物理编码子层 (PCS)

AES 加密

• 针对最新 NIST FIPS PUB 197 实现 AES（高级加密标准）
• 全面动态支持所有 AES 密钥长度（128、192 和 256 位）
• 支持远远超过 40Gbps 的数据速率
• 为加密和解密提供的单独内核
• 可为超低门数实现方案分离圈密钥生成
• 可轻松实现所有 AES 工作模式（例如：ECB, CBC, OFB, CFB, CTR, CCM, GCM, XTS, OCB)

LZRW3 数据压缩

• 实现 LZRW3 无损数据压缩算法
• 采用数据增长保护支持从 2Kb 到 32Kb 的数据块
• 完全独立，无需片外存储器
• 高性能，能够实现超过 1 Gbps 的数据吞吐量
• 非常适合改善数据通信及存储应用中的系统性能

IPSEC 和 MACSEC 安全协议

• 可为 RFC 4303 执行 IPsec ESP 协议硬件加速
• 全面可配置，支持所有强制推荐的 ESP-v3 保密性及完整性算法
• 非常适用于 IPv4 及 IPv6 IPsec 传输及隧道模式应用
• 实现扩展（64 位）
• 支持 IKEv2 的序列号
• 支持所有 ESP 安全服务
• 组合
• 支持每秒 Gb 级的吞吐量
• 支持填充插入
• 业务流量保密 (TFC)
• 可执行自动 ESP 填充
• 生成与检测

AES/XTS 加密内核

• 全面的 Verilog 内核
• 128 或 256 位可选 AES 加密
• AES-XTS 算法通过 FIPS-197 认证
• 加密及解密通道的创建，主要用来查看并用作独立 FIFO，以实现轻松集成。该控制模块具有一个寄存器接口，既可通过硬件状态机轻松管理，也可通过处理器控制，从而可实现重要初始化以及 TWEAK 配置及管理等工作。
• 流水线路径数量可编程，用户可平稳面积／带宽的需求。并行流水线的数量可经过配置，支持高性能／高吞吐量应用以及较低性能和／或资源有限的应用。
• 该内核具有仿真测试台和寄存器初始化序列，支持快速集成
• 处理器与 RTL 控制接口
• 独立的密码／逆密码密钥管理
• 同时支持读取和写入
• 旁路功能可通过未修改的内核发送数据
• 支持 16 位数据单元量的整数倍数
• 支持 Verilog/VHDL

• 符合 PCI Express™ 基本规范 3.0/2.0/1.1 版
• 支持 1、2、4、8、16 通道
• 支持每秒 8.0、5.0 及 2.5 Gb 的串行解串器
• 支持端点及根端口
• 32、64、128 及 256 位内核带宽有助于用户将内核速度与工艺性能进行匹配
• 支持 AER、ECRC、MSI-X、多矢量 MSI 和通道反转

Northwest Logic

PLDA

串行 ATA (SATA)

• 完全符合 SATA 1.5Gb/s、3.0Gb/s 和 6.0Gb/s 行业规范
• 传输或 AHCI 或应用或应用寄存器 (ARI) 接口选项
• 通过 FIFO 的数据接口
• 支持 Seres、PIPE 或 SAPIS 接口

串行连接 SCSI (SAS)

• 完全符合 SAS 6.0Gb/s 行业规范
• 用于寄存器访问的 AHB-Lite 和 FPGA 专用接口
• 支持串行解串器或 PHY 层接口
• 采用 SAS 认证 IP 进行全面认证

NVMe 主机／启动程序内核

• 完全符合 NVM Express 1.2.1 行业规范
• 符合第 3 方 PCIe 根联合体 IP 核
• PCIe 硬模块的自动初始化进程
• 自动命令提交与完成
• 可扩展的 I/O 队列深度
• 支持 64k 出色 I/O 命令
• 高达 1GB 的可扩展数据缓冲器大小
• 处理器或状态机驱动接口
• 提交队列命令环境错误预防
• 支持从 512 字节到 16kB 的模块大小
• 处理器接口的应用层（基于命令）接口
• 支持 Verilog（仅 VHDL 封装程序）

NVMe 设备／目标内核

• 完全符合 NVM Express 1.2.1 行业规范
• 符合第 3 方 PCIe 目标 IP 核
• 处理器接口的应用层（基于命令）接口
• 通过 FIFO 的数据接口
• 支持寄存器接入的处理器接口
• 用户处理系统的命令中断
• 支持达 64k 的综合时间最大队列深度
• 发布完成后的自动 PCIe 中断生成
• 可实现便捷集成的同步设计
• Verilog 和 VHDL 封装程序