本应用笔记提供了一种系统，该系统旨在通过利用千兆位收发器和相关PLL中的功能来替代外部压控晶体振荡器（VCXO）电路。
常见的设计要求是将收发器的输出频率或锁相到输入源（称为环路，恢复或从属时序）。 传统上，由于基于FPGA逻辑的时钟通常太嘈杂，因此使用外部时钟清除设备或VCXO和PLL组件为收发器提供高质量的时钟参考。 虽然有效，但外部时钟组件会带来功耗和成本损失，随着每个单独的时钟通道的产生，这种损失会加重。 当使用许多渠道或在低成本系统中时，成本可能很高。 此外，增加许多外部时钟源为板级串扰和干扰提供了更多机会。
