作者：爱上FPGA的娃娃
在芯片设计的周期与寿命愈发错位的当下，如何应对“技术演进快、基础设施更迭慢”的结构性矛盾，成为整个半导体行业绕不开的问题。Zero ASIC 的 CEO Andreas Olofsson 正试图通过一种颠覆式路径给出答案——开放架构的 eFPGA IP “Platypus”。
这场关于芯片可重构性、IP标准化以及开放生态的实验，正在挑战一个长期由少数几家厂商主导的市场，并试图以类似 RISC-V 的模式，为 FPGA 世界注入新的活力。
一．嵌入式FPGA市场的潜在价值与长期困局
嵌入式 FPGA（eFPGA）IP的概念并不新鲜，Achronix、Efinix、Flex Logix 等公司早已在提供相关产品，其主要用途是将可编程逻辑嵌入到 ASIC 或 SoC 中，以便在芯片出厂后仍能进行更新、补丁与功能拓展。
但现实是，这一市场始终被视为“小众且难做”的领域，主要应用集中在航空航天、国防与工业系统，因为这些系统的生命周期通常长达数十年，一旦核心元件停产或出问题，替代代价极高。
Zero ASIC 援引的数据指出，仅美国军方因芯片过时问题而产生的非经常性工程成本（NRE）就高达 500 亿至 700 亿美元，甚至有 15% 的替代部件是假冒伪劣产品。这组数据不仅表明eFPGA的刚需性，也揭示出：现有商用FPGA方案无法支撑超长期生命周期的稳定性需求。
二．Zero ASIC的创新策略：开放、模块化与客户掌控权
1. 开放架构：解除“单一供应商锁定”
与传统 eFPGA 方案不同，Zero ASIC 采取开放架构模式：
Platypus 的 IP 内核不仅授权使用，还允许客户自由克隆架构和比特流格式；
所有开发工具均开源，核心工具 Logik 类似于 Linux 或 GCC，源代码已发布在 GitHub 上；
一旦厂商“倒下”或被收购，用户仍拥有控制权，设计不会“死在路上”。
这一做法有望打破当前行业“专有工具链 + 私有架构 + 单一授权”的封闭模式，让客户在IP层面获得真正的长期自主权。
2. 工具链开放：从 Verilog 到物理版图一站式生成
Zero ASIC 提供的 FPGA Architect 平台支持以下自动化功能：
RTL代码生成（Verilog）
网表输出
物理宏单元（DEF/GDS）
与Logik工具链集成的架构文件
集成测试基础设施
Logik 工具链基于业界成熟的开源模块，如：
Yosys + ABC（逻辑综合）
VPR（布局布线）
SiliconCompiler（IP包管理）
Bambu/Panda（HLS）
这些工具早已在多个商业EDA工具中被“悄悄使用”，而Zero ASIC则选择将其完全公开，推动形成一个可持续的eFPGA生态圈。
三． 产品进展：从概念到实物验证
Zero ASIC 已流片一款代号为 Z1010 的异构eFPGA芯片，采用 GlobalFoundries GF12LP工艺，集成了 LUT、DSP 与 BRAM 模块，具备一定的工程成熟度。
当前产品包括一个基础版本：
2048个 LUT（CLB-only）
1024个I/O模块
未来规划则指向更大规模的阵列（最大131,072 LUT、8048 I/O），并以 Chiplet形式封装（2mm×2mm / 4.1mm×4.1mm），进一步方便在异构SoC或封装级多芯片系统中使用。
四． 竞争挑战：小众市场 vs 商业可行性
Zero ASIC的做法令人眼前一亮，但也并非毫无风险。正如Olofsson自己所坦承：
“这是一个极小众的市场，IP开发本身就极难，eFPGA更是难上加难。”
Flex Logix 的黯然退场、Menta 的低市场存在感，说明即便技术过硬，也难以走出“商业落地难、客户门槛高”的泥潭。
Zero ASIC 的胜负关键在于以下几点：
市场是否足够认同“开放”的价值？
是否有人能在2K ~ 100K LUT的eFPGA核心上实现有价值的应用？
用户能否接受无GUI、基于Python的命令行工具链？
这很像RISC-V早期的挑战：功能不如Arm，但因“开放”在特定客户中逐步建立信任。
五． 趋势判断：Platypus会是FPGA界的RISC-V吗？
回顾RISC-V的发展，开放指令集架构在高校、初创企业、政府军工项目中率先落地，随后逐渐被主流半导体厂商接受，构建起一个稳固的生态基础。
Zero ASIC 是否能复刻这种路径，关键看以下三个变量能否成立：
FPGA用户对“开放架构”的需求是否足够强烈；
eFPGA市场是否迎来新的增长点，如Chiplet、长生命周期汽车/工业SoC需求；
工具链与芯粒封装等外围生态是否跟得上节奏。
结语：这是一次“高难度、高价值”的长期赌注
Platypus 并不试图正面对抗 Xilinx 或 Altera，而是绕道而行，借助开放架构与开源工具链，填补一个目前未被充分满足的市场空白。这既是一种技术探索，也是一种生态尝试。
如同RISC-V的先驱者们一样，Zero ASIC 正在做的，是为未来可能的“开放FPGA标准”铺设基石。它的成败，很大程度上将取决于业界是否愿意迈出“从封闭到开放”的下一步。
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