本快捷参考指南提供了以下分步骤流程，用于根据《Versal 自适应 SoC 系统集成和确认方法指南》（ UG1388 ）中的建议快速完成时序收敛：
初始设计检查：在实现设计前审核资源使用率、逻辑层次和时序约束。
时序基线设定：在每个实现步骤后检查并减少时序违例，从而帮助布线后收敛时序。
时序违例解决：识别建立时间违例或保持时间违例的根源，并解决时序违例。
QoR 评估报告
您可使用结果质量（ QoR ）评估报告（ report_qor_assessment ）来快速复查设计。这份报告将关键设计指标和约束指标与准则中所述限制进行比对。与准则不符的指标都会被标记为 REVIEW。此报告所含章节如下：
使用率和网表检查
时钟与拥塞检查
时序检查，包括基于目标 Fmax 和器件速度等级开展高级逻辑层次评估
请参阅第 10 页的 QoR 评估报告概述和《Vivado Design Suite 用户指南：设计分析与收敛技巧》（ UG906 ）。
QoR 建议报告
在 Vivado 工具中，在实现阶段会调用 report_qor_suggestions。此报告用于分析设计、提供建议，在某些情况下会自动应用建议。
Vitis 环境中的报告
在 AMD Vitis™ 环境中，在编译流程期间使用 v++ –R 1 或 v++ –R 2 时会调用 report_qor_assessment
本指南内容涵盖以下内容
初始设计检查流程与详细介绍
时序基线设定流程与示例
分析建立时间违例流程
在报告中找出建立时序路径特性
解决保持时间违例流程与方法
减少逻辑延迟流程与方法
降低信号线延迟流程 1 与减少拥塞的方法
降低信号线延迟流程 2 与方法
改善时钟偏差流程与方法
改善时钟不确定性流程与方法
QoR评估报告概览与详情
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