【视频】使用 Tcl 命令完成设计分析

judy 在周三, 11/28/2018 - 13:49 提交

使用 Vivado 设计套件中的各种设计分析特性。

精彩推荐

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。

本文将详细介绍PolarFire®片上系统（SoC）Discovery工具包的技术细节及其优点。

Example design simulation是同一个器件的GTM仿真。如果需要做两个芯片GTM对接的仿真，可以用两个GTM wizard，生成example

Versal™ 架构如何助力启动设计（中文字幕）	【视频】面向医疗设备嵌入式系统的制胜风险管理方法	【视频】Versal ACAP: 片上网络（NoC），高效的异构硬件解决方案
【视频】Algo-Logic Systems 演示超低延时 KVS	将 MUSIC 算法载入 AMD Versal™ AI Engines 进行加速	Ampleon 和 Wolfspeed 47.5dBm 280MHz C 波段宏系列

最新文章