<strong>描述</strong>
JEDEC LPDDR4 规范 JESD209-4B 的最新发布版本引入了在每次写操作突发前后都将 DQS_c 驱动至高位并保持一段时间的要求（4.13 写操作和屏蔽写操作 DQS 控制信号（WDQS 控制信号）），其详情如下：
“部分旧产品可能未提供下述 WDQS 控制信号。但是，为了防止出现写操作前同步信号相关故障，强烈建议为对应 LPDDR4-SDRAM 的两项 WDQS 控制信号中的任一控制信号提供支持。
对于可能未提供 WDQS 控制模式的旧 SoC，需向 DRAM 供应商咨询，以保证写操作/屏蔽写操作正常执行。“
随着 DRAM 供应商对此功能的需求日益增大，所有 LPDDR4 设计都应启用此功能。
<strong>解决方案</strong>
<body>
<table border="1">
<tbody>
<tr>
<th>影响</th>
<td>Zynq UltraScale+ PS LPDDR4 内存控制器默认不提供 JEDEC 规范所建议的 WDQS 控制信号。<br />
赛灵思建议更新所有 PS LPDDR4 设计。<br />
发布此设计咨询时，尚未观测到任何功能性故障，但客户应向 DRAM 供应商咨询，在选择不升级其设计的情况下如何保证写操作/屏蔽写操作正常运行。</td>
</tr>
<tr>
<th>变通方法</th>
<td>在 Vivado IP integrator 中的“处理器系统 (Processing System)”块上，设置 PSU_<em>DDRC</em>_VENDOR_PART=HYNIX.<br />
可通过如下 Vivado Tcl 命令来完成此操作：<br />
<br />
<pre>set_property CONFIG.PSU__DDRC__VENDOR_PART HYNIX [get_bd_cells /zynq_ultra_ps_e_0] </pre></td>
</tr>
<tr>
<th>受影响的配置</th>
<td>所有 PS LPDDR4</td>
</tr>
<tr>
<th>解决办法</th>
<td>Vivado 2019.2 及更高版本在使用 LPDDR4 时将始终启用 WDQS 设置，无论是否使用该参数都是如此。</td>
</tr>
</tbody>
</table>
</body>