基于openE902的smart soc 的FPGA测试

周二, 18 一月 2022 - 16:49

写在前沿

玄铁E902是一款面向低功耗端侧MCU，IOT应用的cpu，支持RISC-V RV32EMC ISA，开源版本openE902的配置缺少指令cache以及TEE功能。

本文基于平头哥半导体公司开源的openE902 core、以及smart soc代码，做了FPGA的软件测试。

准备工作

1: 下载openE902的core，smart soc，以及仿真文件：

按照README.md可以先跑一下仿真环境。

2: CDK工具包(剑池CDK集成开发环境V2.12.1):

3: E902软件库SDK(SmartL_E902M_RV32EMC-R2S0P0-V1.7.3)：

4: vivado(2017.01), FPGA(Xilinx Artix-7 XC7A200T), Putty, CLINK调试工具。

5: E902的产品手册, PPA数据：

硬件SOC部分工作

smart soc的架构如下图1所示（E906 core替换为openE902）：
<center><img src="http://xilinx.eetrend.com/files/2022-01/wen_zhang_/100557122-240155-1.p…; alt=""></center>
图1

openE902的文件目录结构如图2：
<center><img src="http://xilinx.eetrend.com/files/2022-01/wen_zhang_/100557122-240156-2.p…; alt=""></center>
图2

将图2中的cpu core、及smart soc代码添加到新建的vivado工程中。

添加工程约束xdc：对时钟复位，jtag接口，gpio[7:0] 和uart信号进行约束, 时钟约束选择了20Mhz。

布局布线后的资源情况(其中ITCM, DTCM, SYS_SRAM，约1MB存储)，如图3:
<center><img src="http://xilinx.eetrend.com/files/2022-01/wen_zhang_/100557122-240157-3.p…; alt=""></center>
图3

生成bit 文件烧录到FPGA板子上。

软件SDK部分工作

在xxx\SmartL_E902M_RV32EMC-R2S0P0-V1.7.3\projects\examples\driver目录中有对uart、timer、gpio的CDK工程。

打开CDK工程: compile，build project，start debugger。

这里我重写了C代码，可以调用timer、gpio、uart、以及算术运算函数，如图4：
<center><img src="http://xilinx.eetrend.com/files/2022-01/wen_zhang_/100557122-240158-4.p…; alt=""></center>
图4

第一次代码测试的时候，程序挂了，经过单步debug发现程序在trap_c.c文件中不断循环。

这里我把图5框中部分代码注释掉就没问题了（system.c代码），不知道会不会影响其他功能。
<center><img src="http://xilinx.eetrend.com/files/2022-01/wen_zhang_/100557122-240159-5.p…; alt=""></center>
图5

main函数的FPGA测试没问题，串口测试效果如图6所示：
<center><img src="http://xilinx.eetrend.com/files/2022-01/wen_zhang_/100557122-240160-6.p…; alt=""></center>
图6

写在最后
基于openE902、smart soc，以及配套的SDK工程，芯片设计同学可以在底层硬件做一些数字IP RTL逻辑开发，软件同学也可以在上层软件做一些应用开发。

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