作者：Hong Han，AMD工程师；文章来源：AMD开发者社区
从Vivado 2024.1开始，为了能帮助用户更直观地了解Versal DFX设计的状况，新支持了一条命令report_dfx_summary。下面我们就一起来了解一下这条命令的详情。
目前该命令不支持在GUI中查看报告(-name). 默认情况下，报告会在Tcl CONSOLE或标准输出中生成。但是，如果有需要，您可以将结果生成到文件中或作为字符串返回(Ex: report_dfx_summary -file report_dfx.rpt / report_dfx_summary -return_string)。
同时该命令只支持Versal器件. 如果执行命令时，器件不匹配，会报出以下信息：
XXXX
该命令既可以用于标准DFX流程，也可以用于Abstract Shell流程. 该命令可以用于implementation的任何阶段, 当然因为运行阶段的不同，报告中的内容也会有相应的变化。
报告的内容主要分以下几个板块
Design Configuration
Design Utilization Summary
Design Clock Utilization Summary
PPLOC Summary
RP Details
1.Design Configuration
设计配置部分分为两部分:
第一个部分包含关于设计阶段的信息，包括该阶段是parent run还是child run, 静态信息是使用标准DFX流程或抽象Shell流程生成的, 每个RP会被分配一个唯一的分区ID(RP1、RP2等), 该ID会在报告剩余部分中被引用.
第二个部分显示每个RP的详细信息，包括相关的Pblock情况，边界Pin，时钟的个数，布局的范围以及布线的范围. 由于Expanding Routing的影响，一般来说布线的范围会大于布局的范围. 如果需要进一步查看Pblock的层次结构，可以打开Physical Constraints窗口获取更详细的信息(Windows->Physical Constraints).
2.Design Utilization Summary
此处会分别报出静态部分与各个RP的资源利用率.
3.Design Clock Utilization Summary
此处报出设计中所有全局时钟的详细信息.(同时包含静态和动态区的全局时钟)
4.PPLOC Summary
此处会分别报出各个RP的PPLOC的布局布线情况.
在布局和布线阶段之间，PPLOC的数目可能存在差异. 如果在动静接口处的静态静态逻辑被放置在expanded routing的范围中，则不需要PPLOC，这些PPLOC可能会在布局阶段被分配，然后在后续的布线阶段被移除.
5.RP Details
此处会分别报出各个RP的详细信息. 这里RP的ID(RP1，RP2)和"Design Configuration"中的一致。
