Vivado的五种仿真模式和区别
wyh102 在 周日, 04/23/2023 - 01:07 提交
本文介绍vivado 的仿真模式
Versal ACAP DDRMC - DDR4、LPDDR4 和 LPDDR4X 外部参考时钟设计指南文章
judy 在 周五, 04/21/2023 - 16:55 提交
本文旨在呈现使用 DDR4、LPDDR4 或 LPDDR4X 存储器控制器的 Versal ACAP 器件的外部参考时钟电路要求
Versal NoC 2022.2 - 如何将 NoC 约束到多个 site
judy 在 周五, 04/21/2023 - 16:49 提交
通过 IP integrator 选中多个 NoC site 时，不会在整个实现过程中遵循这些约束
MIPI摄像头工程=7系列FPGA + OV5640(MIPI) + 15 分钟 + VITIS
judy 在 周五, 04/21/2023 - 09:41 提交
本文介绍7系列FPGA使用电阻网络实现MIPI电平的例子
基于JESD204B的射频信号高速采集系统设计
judy 在 周五, 04/21/2023 - 09:20 提交
本文设计了一种基于JESD204B 的射频信号高速采集系统
如何在Post Synthesis工程中加入 xci文件
judy 在 周四, 04/20/2023 - 16:12 提交
当使用第三方综合器比如 Synopsys® Synplify Pro或Mentor® Graphics Precision 来综合
VPX架构的信号处理模块：VPX 6130
judy 在 周四, 04/20/2023 - 11:22 提交
VPX 6130是一款与VPX8800配套使用的基带信号处理加速卡，可以通过PCIe X16的方式与主控卡进行通信
基于 FPGA 的低成本、低延时成像系统
judy 在 周四, 04/20/2023 - 09:59 提交
本文介绍一下使用FPGA实现低延迟的成像系统
嵌入式5G，在Embedded World上首次亮相
judy 在 周四, 04/20/2023 - 09:36 提交
与Patrick Savelli一起看看这项允许在特定情况下部署私人5G网络的技术
Zynq 及 Vitis HLS 助力面向声音合成和声学控制的低时延技术
judy 在 周三, 04/19/2023 - 15:55 提交
从音频输入到输出，现有的实时数字音频系统很难实现低于 1ms 的时延