FPGA设计基础——数据同步
judy 在 周三, 08/03/2022 - 10:07 提交
数据同步一般是指数据从不同时钟域之间传递的过程，是FPGA设计中的基础。数据同步中最常见的问题就是数据在同步过程中被改变
Vivado设置默认编辑器为Gvim的方法
judy 在 周三, 08/03/2022 - 09:43 提交
在设计代码的时候，大部分人都是习惯于使用外部的编辑器进行设计，而不是使用vivado自带的编辑器
KV260的缺陷检测参考设计编译流程
judy 在 周二, 08/02/2022 - 16:12 提交
本文主要着重介绍了两个方面：如何从源码工程构建编译生成镜像文件和如何快速运行demo工程。
在 VMAccel 上进行 VMSS 2.0 演示
judy 在 周二, 08/02/2022 - 11:39 提交
本视频演示如何开始使用在 VMAccel FPGA 云上的 VCK5000 Aupera 视频机器学习流媒体服务器解决方案 2.0。
在 Vivado 将程序烧写固化到 flash
judy 在 周二, 08/02/2022 - 10:30 提交
通常对FPGA下载程序时，会采用JTAG口下载，完成好HDL设计，并且验证无误后，对设计文件进行综合，布局布线以及生成比特流文件
FPGA中正负数和定点小数的表示方法
judy 在 周二, 08/02/2022 - 09:25 提交
作为FPGA工程师，我们无法保证所有设计都不出现负数或者小数的情况，今天就为大家分享一下FPGA中负数与小数的表达。
Vivado HLS学习（一）
judy 在 周一, 08/01/2022 - 15:27 提交
HLS现在应该算是比较成熟了，其最大的吸引力就是可以采用纯C/C++或者System C来对FPGA进行编程，相对于VHDL和Verilog更加容易上手
搞定直接射频取样收发器 5G基地台实现共站既有无线电
judy 在 周一, 08/01/2022 - 15:04 提交
5G新无线电(NR)网络的设计目的是与现有网络实现多年共存。在世界各地，营运商已投资数十亿美元建设2G/3G/4G网络，用于无线电设备和选址
Xilinx AX7103 MicroBalze学习笔记——MicroBlaze AXI4 接口之 DDR 读写实验
judy 在 周一, 08/01/2022 - 10:50 提交
AXI 协议是一种高性能、高带宽、低延迟的片内总线，具有如下特点
Vivado DDR4仿真
judy 在 周一, 08/01/2022 - 09:55 提交
首先新建ddr的IP，具体每个参数的含义，可以参考之前写的《Virtex7 Microblaze下DDR3测试再右键》，打开IP的Example Design