HLS 分区能否加速 FPGA布局布线？
judy 在 周三, 05/25/2022 - 09:46 提交
最近，在ACM的FPGA 2022会议上发表了一篇题为“RapidStream: FPGA HLS设计的并行物理实现”的论文，论文中描述了一种非常有趣的方法，通过FPGA设计软件推动HLS设计更快地运行在多核处理器上。
电源管理系列 - PS：基于驱动的电源管理
judy 在 周二, 05/24/2022 - 14:28 提交
本视频提供了在 MPSoC GPU 上实现 Linux 运行时电源管理的示例。
Enclustra FPGA核心板在4K内窥镜中的应用
judy 在 周二, 05/24/2022 - 09:41 提交
为了帮助医生更好地识别和定位病灶，厂商不断提高内窥镜的分辨率，人体医疗内窥镜的分辨率从1080P逐渐发展到如今的4K。
如何读取FPGA芯片的序列号ID？
judy 在 周一, 05/23/2022 - 14:54 提交
如何获取Xilinx FPGA的Device DNA呢，下面我从JTAG和调用源语两个方法说明，并开放核心代码供大家参考。
如何使用Kintex Ultrascale FPGA ADC IP修正EV12AQ600 ADC的时域交织不匹配误差
judy 在 周一, 05/23/2022 - 11:07 提交
本视频简要介绍面向EV12AQ600/605 ADC的ADX4和ADX2 IP。
Versal家族到底都有哪些兄弟姐妹
judy 在 周五, 05/20/2022 - 13:41 提交
面向不同应用，Versal家族有AI Core, AI Edge , AI RF，Prime, Premium，HBM，六个系列、名字看起来是不是十分复杂？今天让我们来和您好好唠唠Versal系列这兄弟姐妹六系列！
给Vivado Block Design的TCL脚本添加IP repository (仓库) 路径信息
judy 在 周五, 05/20/2022 - 13:25 提交
在Vivado里，可以从Block Design导出TCL脚本，保存工程。之后可以从TCL脚本恢复工程。导出的TCL脚本中，可能不包含用户IP的路径信息
Xilinx FPGA时钟及I/O接口规划（一）
judy 在 周四, 05/19/2022 - 14:49 提交
本文主要介绍时钟及I/O规划的各个阶段及流程要点。
赛灵思强劲的AI引擎能为AMD带来哪些新发展？
judy 在 周四, 05/19/2022 - 14:39 提交
AMD收购赛灵思的目的在于将其差异化IP集成到公司未来旗下的CPU中，Xilinx无论是从丰富的计算引擎还是其AI引擎技术都能让AMD在服务器CPU市场上扩大影响力
KR260 机器人入门套件开启未来智慧工厂
judy 在 周三, 05/18/2022 - 10:44 提交
Kria KR260 入门套件能够快速开发用于机器人和工业自动化的硬件加速应用。与基于 GPU 的解决方案相比，带来显著的生产力、单位功耗性能提升和时延下降