Xilinx原语OSERDESE2的使用和仿真
judy 在 周五, 01/14/2022 - 09:09 提交
Xilinx的原语OSERDESE2是一种专用的并-串转换器，每个OSERDESE2模块都包括一个专用串行化程序用于数据和3状态控制。数据和3状态序列化程序都可以工作在SDR和DDR模式。
开发者分享 | HLS, 巧用AXI_master总线接口指令的定制并提升数据带宽-面积换速度
judy 在 周四, 01/13/2022 - 17:34 提交
Vitis HLS 在从Vivaido HLS的升级换代中，以axi_master接口为起点的设计正在变得更易上手，其中很重要的一点就是更多的MAXI端口设计参数可以让用户通过指令传达到。这些参数可以分为两类
PCI-SIG®发布PCIe®6.0规范，实现创纪录性能以助力大数据应用
judy 在 周四, 01/13/2022 - 11:47 提交
负责制定广为采用的PCI Express® (PCIe®)标准的组织PCI-SIG®今天宣布正式推出PCIe 6.0规范，传输速度达到64GT/s，是PCIe 5.0规格数据速率的两倍
Verilog设计中如何匹配变量的位宽？（$clog2系统函数）
judy 在 周四, 01/13/2022 - 11:36 提交
在FPGA设计中，我们经常需要用寄存器来寄存某些“数量类”的变量，比如FIFO的深度啦、或者计数器的最大值啦；又或者输入输出信号也需要将位宽用parameter参数化以便更好的调用等。
FPGA攻城狮玩5G通信算法的基本套路
judy 在 周四, 01/13/2022 - 09:05 提交
一个完整的通信系统，是十分庞大的，没有几百上千人，在短时间内是做不好的。本文仅仅针对5G NR中的基带算法部分，做一个简单梳理。
电源设计管理器使用说明
judy 在 周三, 01/12/2022 - 13:45 提交
本文档描述了在 Kria™ K26 系统模块 (SOM) 基础上使用电源设计管理器的方式，详细介绍了如何使用电源设计管理器，建议您遵循这些步骤和最佳实践进行操作，这将有助于您以尽可能最快且最高效的方式实现期望的设计目标。
5G 技术潜力巨大未来可期，如何确保第二轮部署取得成功？
judy 在 周三, 01/12/2022 - 10:12 提交
5G 技术潜力巨大，但业界应如何克服成本、功耗及性能方面的挑战，以确保第二轮 5G 的成功呢？
GST、VVAS傻傻分不清楚？在进行KV260 AI应用层开发前你需要了解哪些事？
judy 在 周三, 01/12/2022 - 09:45 提交
如果KV260是你的第一个FPGA的AI加速平台，那么在上手KV260的开发的时候，你可能会遇到很多的困难。尤其是当你尝试阅读Jupyter中的sample代码时，你会发现很多代码都像黑魔法一样都难以理解。
Xilinx平台以太网接口（一）TCP/IP基础
judy 在 周三, 01/12/2022 - 09:31 提交
本系列文章基于xilinx三速以太网IP进行学习介绍。本文重点对以太网帧结构进行介绍。
LDPC码基本原理与FPGA设计思考
judy 在 周二, 01/11/2022 - 14:49 提交
LDPC码属于前向纠错码的一类，用于在噪声传输信道中发送信息。这些码可以用一个奇偶校验矩阵来描述，该矩阵主要包含0和少量的1。