基于米联客MA703FA开发板的MicroBlaze LWIP千兆以太网例程

judy 在 周一, 12/06/2021 - 09:47 提交

Xilinx FPGA MicroBlaze使用AXI 1G/2.5G Ethernet Subsystem（= Tri Mode Ethernet MAC + AXI Ethernet Buffer）以太网IP核驱动RTL8211FD千兆网口，并使用lwip2.1.2协议栈建立http服务器，支持IPv6

Kintex UltraScale FPGA KCU105 评估套件 - Maxim 集成功耗控制器重编程

judy 在 周五, 12/03/2021 - 17:15 提交

Kintex UltraScale FPGA KCU105 评估套件使用 MAX15301 及 MAX15303 PMBus 稳压器以及 MAX20751E 主控基于 Maxim PMBus 的电源系统。

MicroBlaze处理器参考指南 (v2021.2)

judy 在 周五, 12/03/2021 - 10:51 提交

MicroBlaze™处理器参考指南提供了有关32位和64位软处理器MicroBlaze的信息，它是Vivado®设计套件的一部分。该文件旨在作为MicroBlaze硬件架构的指南。

IBERT for GTY中两点总结

judy 在 周五, 12/03/2021 - 10:37 提交

在IBERT测试中需要注意的有以下两个要点

安装Xilinx Vitis的一些坑

匿名 在 周五, 12/03/2021 - 10:14 提交

从官网能够很轻松的下载到vitis的安装包，可以下载Installer进行自动下载安装，也可以下载整个文件的压缩包，通过其中的setup进行安装。

Petalinux2020.01 内核DMA驱动调试

judy 在 周四, 12/02/2021 - 15:20 提交

Petalinux2020.01 内核DMA驱动调试过程分享

EGO1教育扩展模组系列-EGO1心电放大扩展卡

judy 在 周四, 12/02/2021 - 10:18 提交

EGO1自从推出以来，为广大用户带来了丰富且易于上手的数字实验体验。然而随着用户的不断需求升级，客户对于EGO1有了更高的需求。因此我们开发了更多的EGO1可扩增模组

进入IP Core的时钟，都不需要再手动添加约束么？

judy 在 周四, 12/02/2021 - 09:52 提交

对于7系列FPGA，需要对GT的这两个时钟手工约束：对于UltraScale FPGA，只需对GT的输入时钟约束即可，Vivado会自动对这两个时钟约束。

【教程】Xilinx Vivado/Vitis 2020.1创建MicroBlaze工程运行Hello World C语言程序（使用外部DDR3内存）

judy 在 周四, 12/02/2021 - 09:38 提交

添加了DDR3内存以后，程序既可以运行在BRAM里面，也可以运行在DDR3内存里面。但如果运行在DDR3内存里面，固化起来会比较麻烦，需要借助SREC SPI Bootloader。

Xilinx System Generator for DSP 纪事 - RTL 设计的生成

joycha 在 周三, 12/01/2021 - 14:41 提交

本篇博文是面向希望学习 Xilinx System Generator for DSP 入门知识的新手的系列博文第一讲。其中提供了有关执行下列操作的分步操作方法指南。