变革性的高性能应用设计似乎令人望而却步，但凭借自适应计算，您可优化硬件以实现更高的效率，并以超出预期的速度将创新成果推向市场。本视频将为您揭晓...

赛灵思 Versal™ 自适应计算加速平台 (ACAP) 设计方法论是旨在帮助精简 Versal 器件设计进程的一整套最佳实践。鉴于这些设计的规模与复杂性，因此必须通过执行特定步骤与设计任务才能确保设计每个阶段都能成功完成。遵循这些步骤和最佳实践进行操作，这将有助于以尽可能最快且最高效的方式实现期望的设计目标。

超越 CPU 及 GPU 性能的Vitis加速应用 C++ 内核开发实例

近日，高阶FPGA ( Field Programable Gate Array可编程逻辑门阵列)系统设计、培训、技术咨询及大学计划的定制化服务专家依元素科技与美国赛灵思（Xilinx,Inc.，以下简称Xilinx）携手赞助的第五届台湾地区「创创AIoT竞赛」，因应台湾地区防疫政策原因，修改采用以在线方式举行盛大的总决赛。

本篇博文中的分析是根据客户真实问题撰写的，该客户发现即使时序已得到满足的情况下，硬件功能仍出现错误。最后发现，问题与时钟域交汇 (Clock Domain Crossing) 有关，因此，本篇博文介绍了如何调试设计中的时钟域交汇问题。

本文阐释了JESD204B标准的ADC与FPGA的接口，如何判断其是否正常工作，以及可能更重要的是，如何在有问题时排除故障。文中讨论的故障排除技术可以采用常用的测试与测量设备，包括示波器和逻辑分析仪，以及Xilinx的ChipScope或Altera的SignalTap等软件工具。同时说明了接口讯号传输，以便能够利用一种或多种方法实现讯号传输的可视化。

为了使广大开发者学新学透，赛灵思开发者社区与电巢直播间特别邀请到两位赛灵思专家为大家分享Vitis及Vitis AI是如何在赛灵思异构平台（包括FPGA, SoC, Versal ACAP) 上实现嵌入式软件和加速应用。欢迎您点击关注，届时收看。

了解嵌入式软件（如 Linux、Xen Hypervisor 和免费实时操作系统）在 2021.1 发布周期中的新特性，以及构建工具（如 Yocto 和 PetaLinux）和 VCU 软件的最新信息。该视频将详细介绍在该发布周期中所有的新增功能与修改内容。