设计工程师的目标，希望仿真始终能够顺利进行。然而，在针对需要功能安全认证的市场进行设计时，必须注意掌控大局。这种情况下，设计任务就会比以往更复杂。市场营销与工程团队不仅面临着创造出优秀产品的压力，而且还必须考虑所有适用的安全标准，以确保产品能够满足某种需求。

许多 FPGA 设计都难以达成所期望的性能目标。原因不尽相同，以下列出的只是其中部分可能的原因：未遵循 UltraFast 设计方法；时序约束不良；过高资源利用率；控制集过多；未采用最优化时钟设置；逻辑层次过多，难以达成目标性能；布局规划不良；布线拥塞；因约束导致工具优化受限。

Your Innovation Powered by Xilinx——赛灵思：创新的驱动力 BY Victor Peng | CEO 行政执行总裁

前一篇文章《Python 中如何实现参数化测试？》中，我提到了在 Python 中实现参数化测试的几个库，并留下一个问题：它们是如何做到把一个方法变成多个方法，并且将每个方法与相应的参数绑定起来的呢？我们再提炼一下，原问题等于是：在一个类中，如何使用装饰器把一个类方法变成多个类方法（或者产生类似的效果）？

如何实现对机器人进行科学管理？来看看赛灵思联盟合作伙伴 Sundance 是怎么做到的。赛灵思联盟合作伙伴 Sundance 最近推出了 VCS-1 平台。VCS-1 是一款 COTS 解决方案，基于业界标准 PC/104 外形，以及 GitHub 开源 Zynq MP-SoC 解决方案，能够控制和导航任何支持 ROS的机器人。

随着5G技术的成熟商用，视频将变得越来越普及。即将迎来爆发的视频市场也孕育着近两千亿的巨大商机——调研机构 Rethink research 表示，到 2021 年直播视频将达到 700 亿美元规模，而非直播视频内容将达到接近 1000 亿美元规模。

随着USB接口的越来越普及，现在几乎所有的接口都可以转换成USB接口，本文主要介绍一下Xilinx FPGA的JTAG接口转换成USB接口的方案。

今天的展示的是使用赛灵思 Versal ACAP 平台加速语音识别的演示，它向您展示了赛灵思如何使用先进的 Versal ACAP 平台实现 AI 推断。

Introducing the Vitis Unified Software Platform
隆重介绍 Vitis 统一软件平台