Visual Thinking：两分钟，XDF 主题演讲全记录
demi 在 周三, 12/11/2019 - 11:17 提交
2019 赛灵思开发者大会（ XDF ）亚洲站于北京胜利闭幕。赛灵思总裁兼 CEO Victor Peng 发表了“赛灵思：创新驱动力”为题的主题演讲，分享了公司启动三大战略一年多来所取得的重大成就。
XDF Vitis Lab探秘
demi 在 周三, 12/11/2019 - 10:23 提交
还在为错过XDF上Lab Zone的案例体验而锤头顿足吗？还在为不知道如何部署和使用Vitis与Vitis AI而心灰意冷吗？大家都可以通过以下Vitis Acceleration Lab中精选出来的优秀技术分享案例来学习与跟进，帮助大家指导和使用Vitis。
培养符合时代需求的设计人才 —全国大学生FPGA创新设计竞赛启示录
demi 在 周三, 12/11/2019 - 09:32 提交
12 月 8 日，第三届全国大学生 FPGA 创新设计竞赛颁奖典礼在南京市江北新区成功举办。来自江南大学的江南B318团队、来自东南大学的 “CCCTV10” 团队和“串串最好吃”团队获得赛灵思企业特别奖。赛灵思作为协办单位之一，第三次全程参与这项全国性大学生 FPGA 竞赛，继续为竞赛提供从产品到技术培训的全面支持。
【下载】UltraScale Architecture PCB Design
demi 在 周二, 12/10/2019 - 17:25 提交
描述使用UltraScale™和UltraScale +™器件进行PCB和接口级设计的策略。
FPGA图像处理（6）常用算法：RGB图像转灰度图像
demi 在 周二, 12/10/2019 - 16:01 提交
RGB 图像转灰度图像的计算，即由当前像素点的 RGB 值计算 YUV 色域的 Y 通道的数值
干货！Verilog HDL初设计注意事项
demi 在 周二, 12/10/2019 - 11:30 提交
“要养成良好的Verilog代码风格，要先有硬件电路框图之后再写代码的习惯，设计出良好的时序，这样才能在FPGA开发或者ASIC设计中起到事半功倍的效果，否则会事倍功半。”
Python 中如何实现参数化测试？
demi 在 周二, 12/10/2019 - 09:33 提交
本文想针对测试中一种很常见的测试场景，即参数化测试，继续聊聊关于测试的话题，并尝试将这几个测试框架串联起来，做一个横向的比对，加深理解。
FPGA中加减乘除运算的注意问题
demi 在 周一, 12/09/2019 - 15:45 提交
在进行加减乘除运算时一定要注意位宽，保证足够大的位宽，防止数据溢出，如果溢出结果就会出现错误，尤其是加和乘运算，一定要计算好位宽（位宽的计算可以都取其最大值，看最大值计算后的位宽就是最大位宽，采用这个位宽数据就溢出不了）。
Vivado 时序收敛技巧之总体脉冲宽度时序裕量违例 (TPWS) 第 1 部分
demi 在 周一, 12/09/2019 - 14:56 提交
有多种类型的时序违例可归类为脉冲宽度违例：最大偏差违例；最小周期违例；最大周期违例；低脉冲宽度违例；高脉冲宽度违例。
在线等！Xilinx Vitis™ AI 专场培训即将开启 @厦门站
demi 在 周一, 12/09/2019 - 11:03 提交
1000 位软件工程师，五年精心打磨，把用户从繁杂的硬件专业知识中解放出来的Vitis究竟有多么强大？12月17日赛灵思Vitis专场培训-厦门站，将为您一一道来。