PCIe连载（二）PCIe总线架构和层次结构
demi 在 周三, 10/09/2019 - 10:04 提交
如果将计算机比作人的话，CPU就是人的大脑，而PCIe就是人的神经中枢，负责内部数据信息的传输。
学会Zynq（27）UART中断驱动模式示例
demi 在 周二, 10/08/2019 - 17:14 提交
Zynq中的UART支持轮询和中断驱动两种模式。本文给出使用中断驱动模式的例子，完成与26篇中轮询模式下相同的功能，即UART收到8字节数据后执行某项操作。对比之下，体会中断驱动模式的特点。
Xilinx Zynq-7000全可编程SoC：高效灵活的多面手
demi 在 周二, 10/08/2019 - 14:15 提交
Xilinx Zynq®-7000全可编程SoC提供了一个灵活的平台，在启动新解决方案的同时，为传统ASIC和SoC用户提供完全可编程替代方案。下面，就让我们来了解一下这款产品吧。
【下载】PetaLinux 工具文档
demi 在 周二, 10/08/2019 - 13:38 提交
PetaLinux 是一种嵌入式 Linux 软件开发套件 (SDK)，主要用于赛灵思 FPGA 基片上系统设计。本指南可帮助读者熟悉实现 PetaLinux 全面用途的工具。
PCIe连载（一）PCI总线的发展史
demi 在 周二, 10/08/2019 - 10:55 提交
PCI，英文全称：PeripheralComponent Interconnect，外围组件互联，由Intel于1991年提出。随着Intel Pentium处理器诞生而迅速发展，当时几乎所有的外围设备，从硬盘控制器、声卡、显卡和网卡，都使用PCI插槽来连接到计算机的主板上。
Vivado常用综合选项的设置
demi 在 周二, 10/08/2019 - 10:26 提交
-flatten_hierarchy——full: 综合时将原始设计打平，只保留顶层层次，执行边界优化；none: 综合时完全保留原始设计层次，不执行边界优化；rebuilt: 综合时将原始设计打平，执行边界优化，综合后将网表文件按照原始层次显示，故与原始层次相似。
【下载】UltraFAST 设计方法指南（适用于 Vivado Design Suite）
demi 在 周一, 09/30/2019 - 14:28 提交
赛灵思® UltraFast™ 设计方法是用于为当今器件优化设计进程的一套最佳实践。这些设计的规模与复杂性需要执行特定的步骤与设计任务，从而确保设计每一个阶段的成功开展。依照这些步骤，并遵循最佳实践，将帮助您以最快的速度和最高的效率实现期望的设计目标。
xilinx 7系列FPGA时钟篇(4)_CMT简介
demi 在 周一, 09/30/2019 - 13:41 提交
上篇仅仅简要的介绍了时钟的用法，并未详细的说明，主要是因为很多时钟用法是针对特定的应用需求，无法一一介绍。本篇将重提上篇的CMT时钟模块，聊一聊它的用法。可以这么说，每个靠谱的FPGA应用里都应该用到CMT模块。
Verilog中循环的使用
demi 在 周一, 09/30/2019 - 13:37 提交
Verilog中提供了四种循环语句，可用于控制语句的执行次数，分别为：for，while，repeat，forever。其中，for，while，repeat是可综合的，但循环的次数需要在编译之前就确定，动态改变循环次数的语句是不可综合的。forever语句是不可综合的，主要用于产生各种仿真激励。
Python是否支持复制字符串呢？
demi 在 周一, 09/30/2019 - 10:30 提交
本文标题的问题分为两部分：（1）Python 中是否支持复制字符串？（2）如果不支持，为什么不支持？请读者花几分钟想一下，想清楚后，把你的答案记住，然后再往下看。