【分享】独立编译VCU Ctrl-sw的办法
judy 在 周三, 07/31/2019 - 12:25 提交
作者：hankf，Xilinx Employee
独立编译VCU Ctrl-sw的办法
1. 安装PetaLinux
2. 导入PetaLinux环境
2019 年 Python 开发者调查报告
judy 在 周三, 07/31/2019 - 12:02 提交
最近知名 IDE 厂商 JetBrains 发布了 2019 年开发者调查报告。本文汇总和 Python 相关的调查数据和结果
Zynq中断：共享外设中断之AXI GPIO 中断
judy 在 周三, 07/31/2019 - 09:58 提交
本能篇主要讲一下AXI GPIO 中断，AXI GPIO 中断也是共享外设中断的一种。本讲和上一讲说的中断很像，区别就是AXI GPIO 中断需要AXI GPIO核。
Slack直接上市的背后：对比分析，咬文嚼字
judy 在 周三, 07/31/2019 - 09:49 提交
Laurent El Ghaoui 和 Serge Marquié
在Uber和Lyft之后，现在轮到Slack上市了。和任何申请公开上市的公司一样，Slack必须向SEC提交一份名为S1的特殊文件。S1文件旨在上市前, 向市场参与者提供有关公司结构，预计收入，客户获取，业务风险等信息。
基于HLS的视频缩放测试
judy 在 周三, 07/31/2019 - 09:14 提交
下面向大家介绍了使用HLS封装的缩放IP来实现视频图像缩放功能。将HLS封装的缩放IP加入到OV5640图像传输系统，验证图像放大和缩小功能。
牛！Xilinx囊括AIIA人工智能端侧芯片测评板卡类6项性能冠军
judy 在 周二, 07/30/2019 - 12:30 提交
赛灵思今天宣布其人工智能平台Zynq UltraScale+ MPSoC ZCU104 评估套件在中国人工智能产业发展联盟（AIIA）主导的“AIIA DNN Benchmark”人工智能端侧芯片基准测试V0.5版本的第二轮测试测评中，囊括参测7个网络中板卡类6项性能冠军
89美金Minized开发板，助您的嵌入式设计更上一层楼
judy 在 周二, 07/30/2019 - 10:40 提交
在本次研讨会中，我们将向您介绍集成赛灵思 Zynq-7000S SoC 的 $89.00 的安富利 MiniZed 开发套件。您将了解 MiniZed 套件所支持的诸多连接功能，包括 Wi-fi，蓝牙，BLE等等
UltraScale+ GTM收发器向导产品指南
judy 在 周二, 07/30/2019 - 10:00 提交
Virtex UltraScale+ 可编程门阵列传输向导IP核可帮助配置一个或多个串行收发器。您可以从头开始，输入您的需求，并生成有效的配置。灵活的向导为收发器、配置选项和您选择的启用端口生成一个定制的IP核，
【 Vivado 】理解工程模式和非工程模式
judy 在 周二, 07/30/2019 - 09:26 提交
Vivado设计套件有两个主要使用模型：项目模式和非项目模式。 可以通过Vivado IDE或通过Tcl命令和批处理脚本开发和使用项目模式和非项目模式。 但是，Vivado IDE为项目模式提供了许多好处，例如Flow Navigator图形工作流程界面。 Tcl命令是运行非项目模式的最简单方法
FPGA与ADC的SPI配置实战篇（2）——AD9639三线SPI配置
judy 在 周二, 07/30/2019 - 09:09 提交
本篇咱们继续以ADI公司的多通道高速ADC—AD9639为实例，向大家演示FPGA是如何通过SPI协议向该ADC读写寄存器配置数据的。如下图所示为AD9639的功能框图，不难发现其SPI接口既可以实现三线模式也可以实现四线模式，本篇将以上篇的4线模式为背景，演示3线模式