在Vivado中，对rom进行初始化的文件是.coe文件。 .coe文件的前两行的开头格式是固定的，不能改变的。其所存储的数据数量与大小是与设计rom的位宽和深度相对应的。
当RTL代码修改较少时，使用增量编译功能可以提高工程的编译速度。
选择IP，选择FPGA版本，protocol数量 （所有通道用一个速率的话一般只选择1个 protocol），速率，参考时钟频率，通道数量和Quad PLL（大于6G的速率时必须选择）
在“设置”对话框的“约束”部分下，选择“默认约束设置”作为活动约束设置；包含在Xilinx设计约束（XDC）文件中捕获的设计约束的一组文件，可以将其应用于设计中。
-flatten_hierarchy——full: 综合时将原始设计打平，只保留顶层层次，执行边界优化；none: 综合时完全保留原始设计层次，不执行边界优化；rebuilt: 综合时将原始设计打平，执行边界优化，综合后将网表文件按照原始层次显示，故与原始层次相似。
赛灵思® UltraFast™ 设计方法是用于为当今器件优化设计进程的一套最佳实践。这些设计的规模与复杂性需要执行特定的步骤与设计任务，从而确保设计每一个阶段的成功开展。依照这些步骤，并遵循最佳实践，将帮助您以最快的速度和最高的效率实现期望的设计目标。
将FPGA的配置文件（固化用的配置文件是二进制文件，仅bin文件）烧写到板载Flash中，实现上电自启动，完成程序固化。
在Xilinx ISE中不同的操作都有不同的文件类型对应，例如综合、布局、布线、生成比特流等都会产生特定格式的文件，在vivado中也是一样，只不过在vivado中，文件的格式相比于ISE中更加同一。
时序不满足约束，会导致以下问题：编译时间长的令人绝望；运行结果靠运气——时对时错。
典型的时序模型由发起寄存器、组合逻辑和捕获寄存器3部分组成，如图1所示形成了三条时钟路径：原时钟路径（Source Clock path）、数据时钟路径（Data path）、目的时钟路径（Destination Clock path）。