该VHDL模块采用简单的双状态有限状态机(FSM)，通过评估乘积寄存器中的3位分组，并根据这些分组从五种可能的操作中选择其一
本文详述了用于单主I2C总线的SPI转I2C桥接组件，采用VHDL编写，适用于CPLD和FPGA。该桥接器旨在使SPI主设备能够读写8位I2C从设备寄存器。
本文将介绍一种截然不同的方法——采用串行逻辑替代并行逻辑，虽然需要更多时钟周期，但能显著减少面积占用并可能获得更高时钟频率。
在处理器上计算高阶多项式可能极其耗时。例如，未经优化时10阶多项式需要65次乘法和10次加法。假设每次运算仅需1个时钟周期（实际往往更长）
本文详述了用VHDL编写、适用于FPGA的FIR滤波器电路。该组件通过并行接口从用户逻辑读取数据流和滤波系数，并输出滤波结果。
本文通过简单数字逻辑电路解决该问题（这是FPGA或CPLD连接按钮/开关时的常见需求）。包含DeBounce模块的通用Verilog代码及测试夹具。
在创建 RTL 示例时，经常使用 VHDL 2008 附带的 VHDL 包。它提供了出色的功能，可以高效地处理定点数，当然，它们也是可综合的
本文汇总了可编程逻辑器件适航标准-DO254 VHDL编码规范
这里详细介绍了一个主 I2S 收发器组件用于FPGAs，以 VHDL 编写
VHDL是一门强大的硬件描述语言，能够帮助工程师们进行数字电路的设计和描述