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从FPGA说起的深度学习（十）

本文将描述在推断更大的网络时如何解决计算复杂性增加的问题的常用策略
Versal ACAP 600G Channelized Multirate Ethernet Subsystem (DCMAC) LogiCORE IP 产品指南本文档旨在描述 Versal® ACAP 600G Channelized Multirate Ethernet Subsystem (DCMAC)
两种软件无线电的硬件架构，高低成本！

对于世界各地的许多人、企业和组织来说，无线电通信是日常生活的重要组成部分
Power Design Manager 简介

了解 Versal 器件功耗估计从 XPE 迁移到 PDM 的简易迁移路径
基于XCZU3EG/XCZU4EV/XCZU5EV核心板的无人机视觉跟踪系统解决方案

近些年来，随着自动控制领域的发展，摄像镜头的工艺和视觉识别算法越来越完善
Vitis AI RNN用户指南（v3.0）本文描述了如何进行基于模型的设计，在Simulink®环境中实现快速设计探索
vcs+verdi仿真Verilog代码

我们以一个简单的加法器为例，来看下如何用vcs+verdi仿真Verilog文件并查看波形
FPGA上的视觉 SLAM

在FPGA开发板上实现基于立体视觉的 SLAM。
Zynq UltraScale+ PS MIO可能在上电期间出现高位毛刺

Zynq UltraScale+ PS MIO 可能在 VCCO_PSMIO 电源上电缓升期间输出高位毛刺
使用 KR260 机器人入门套件启动基于 10 Gigabit 以太网的机器视觉相机加速应用

该演示概述了机器视觉 (MV) 相机应用，该应用将使用 Sony IMX547 传感器模块来捕捉图像
使用 KR260 机器人入门套件启动 ROS 2 感知节点加速应用该演示概述了 Kria™ 机器人堆栈和 ROS 2 感知节点加速应用
动画图解常见串行通讯协议：SPI、I²C、UART、红外这篇文章中所展示的显示电子系统中信号波形的动图，将有助于帮助我们更好理解传输的机理。
从FPGA说起的深度学习（九）- 优化最终章

在本教程中，旨在加深对深度学习和 FPGA 的理解
AMD Xilinx FPGA 片间通信方案：AXI Chip2Chip IP 在 ASIC原型设计中的应用

本文详细介绍基于北京芯加速科技的VU13P平台，使用AXI Chip2Chip IP，开发测试了一套用于ASIC验证仿真的片间通信方案。
AMD公布2023年第一季度财报

AMD今日公布2023年第一季度营业额为54亿美元，毛利率44%
Versal System Monitor (Sysmon)：过热告警行为

在 CIPS GUI 中已对 Versal System Monitor 过热 (OT) 告警进行了说明
异步fifo为什么读空了？

在一个跨异步时钟的设计中，数据需要从A时钟域同步到B时钟域
2022.2 Versal Advanced I/O Wizard：RX/TX 单端管脚和差分管脚置于单个 bank 中时出现问题

在 Vivado 2022.2 中使用 Advanced I/O Wizard 并配置源同步 TX+RX 接口时
使用 Vivado MIG 创建存储器接口设计本产品指南提供了有关使用、自定义和模拟一个LogiCORE IP DDR3或DDR4 SDRAM、LPDDR3 SDRAM
验证必备：AMBA4 SystemVerilog Asseration

今天给大家推荐下ARM自家所推出的BP063 AMBA4 SVA组件
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