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瑞苏盈科专栏
我与瑞苏盈科板卡的开发故事
如何在U-BOOT的boot.scr中加载bit文件

在2020.1版本之后,u-boot阶段会执行boot.scr来加载后续的kernel和rootfs

HLS 设计数字时钟

本文展示如何在 HLS 中描述数字时钟。

FPGA问答系列--clock skew是影响时序收敛吗?

对于发送时钟和接收时钟是同一时钟的单周期路径,时钟抖动对建立时间有负面影

hash算法在FPGA中的实现(二)——hash链表

这里介绍两种常见的设计hash链表的方案

提高IC设计中数字逻辑速度的六种技巧

本文将介绍可以用来提高芯片设计速度的一些技术和窍门

基于Ultra96v2的卷积神经网络终端部署

Ultra96-V2支持使用PYNQ进行开发,PYNQ提供了一种利用Python在顶层通过overlay方式烧录FPGA相关的IP

基于Xilinx K7-410T的高速DAC之AD9129开发笔记(一)

本文简单介绍了AD9129的基础知识,包括芯片的重要特性

嵌入式视觉技术,让智能无处不在

嵌入式视觉技术,正在使包括自动驾驶汽车、机器人、无人机、医疗成像等应用变得越来越智能

基于AMD FPGA的PCIE DMA逻辑实现

AMD FPGA自带PCIE硬核,实现了PCIE协议,把串行数据转换为并行的用户数据

超强算力赋能汽车与嵌入式行业创新

由 AMD AECG市场及业务开发总监酆毅先生带来的主题演讲,共同探讨中国汽车产业创新之路

FPGA 的数字信号处理:重写 FIR 逻辑以满足时序要求

今天的文章让我们来看看当设计不能满足时序要求时如何分析并解决它

AMD 延长 Spartan 6 产品生命周期至少至 2030 年

AMD正式宣布对 Spartan 6 FPGA 的支持将至少延长至 2030 年

AMD 自适应和嵌入式产品技术日苏州站成功举办

AMD多位技术专家带来最新的自适应与嵌入式产品概览

AMD的反击:Zen 4c

在本文的深入探讨中,我们将分享对 Zen 4c 架构、市场影响、平均售价、销量、超大规模厂商订单转换的分析

Vivado HLS 开发工具是否好用

大多数FPGA程序员认为,高级工具总是发出更大的比特流,作为提高生产率的 "代价"

Xilinx FPGA DDR3设计(三)DDR3 IP核详解及读写测试

本文我们介绍下Xilinx DDR3 IP核的重要架构、IP核信号管脚定义、读写操作时序

AMD带领GPU进入Chiplet时代,RDNA 3架构深入解读

AMD 透露了其 RDNA 3 GPU 架构和 Radeon RX 7900 系列显卡的关键细节

FPGA零基础学习之Vivado-ROM使用教程

ROM的英文全称为Read-Only Memory,即只读存储器。可以从任意地址上读取数据

FPGA 的数字信号处理:Verilog 实现简单的 FIR 滤波器

该项目介绍了如何使用 Verilog 实现具有预生成系数的简单 FIR 滤波器。

历史视角看高性能计算的演变

高性能计算的历史视角凸显了该领域在过去几十年中取得的显著进步