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瑞苏盈科专栏
我与瑞苏盈科板卡的开发故事
IDR(智能设计运行):基于机器学习的时序收敛助手

本视频将讨论如何在设计中使用此功能,并阐述其工作原理。

hash算法在FPGA中的实现(一)——hash表的组建

在FPGA的设计中,尤其是在通信领域,经常会遇到hash算法的实现

Vivado Schematic中的实线和虚线有什么区别?

Vivado Schematic中的实线和虚线有什么区别?以下图为例

一颗芯片的典型设计流程

本文概述了芯片设计流程、不同阶段以及它们对创建有效芯片的贡献。

Xilinx FPGA Multiboot设计与实现(Spartan-6和Kintex-7示例)

本文介绍如何创建Golden镜像和Multiboot镜像,以及加载失败Fallback回退的原理。

VPX通信基础理论

新型VPX(VITA 46)标准是自从VME引入后的25年来,对于VME总线架构的最重大也是最重要的改进

以太网 PHY 的功能和选择

以太网 PHY 3具有两个主要功能

Vivado Hardware Debug技巧 如何在IBERT眼图上添加模板

在Vivado的IP Catelog中找到IBERT,此处以UltraScale Plus系列的GTY为例

Vivado Versal 在连接多个 NOC 的情况下出现写/读访问阻塞

对 Versal 设计使用 Vivado DFX 时出现硬件故障,我怎样才能避免这种情况?

JESD204接口调试总结——JESD204C协议的介绍

本入门文章由两部分组成,旨在介绍JESD204C标准,着重说明其与JESD204B的不同之处

医疗设备嵌入式系统的风险管理

本文介绍了医疗设备设计中的功能安全和网络安全方法

Vitis Model Composer 2023.1现已更新!

Vitis Model Composer 为 DSP 提供 AMD 系统生成器的所有功能性

Vitis 2022.2 - 在 Ubuntu 22 上调试 XGDB 失败

尝试在装有 Vitis 2022.2 的 Ubuntu 22.x 机器上调试设计时,出现以下错误

如何通俗地理解原码、反码和补码

进制是人为设计的一套带进制计数方法,比如日常使用的十进制,就是0-9这10个数字

FPGA 设计中经常犯的 10 个错误

本文深入探讨在FPGA 设计中要避免的 10 大错误

112Gbps GTM收发器的PCB通道设计指南

本文详细介绍了高速串行数据传输的印刷电路板(PCB)通道设计要求

AUMO 智能车载参展 Xilinx 技术日-苏州站

AUMO 提供基于AMD Xilinx FPGA Zynq UltraScale+MPSoC 的自动驾驶车辆采集计算

ZYNQ HDMI输出实验——FPGA Vitis篇

本实验使用FPGA通过HDMI接口输出彩条、色带、方块等图像。

计算机视觉六大主要技术介绍

本文将对计算机视觉应用中最为广泛的六大技术进行介绍。

使用FPGA进行 AI 火灾定位-FirAI

部署在 FPGA 上加速的 AI 火灾侦查。助力消防人员快速应对火灾事故