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瑞苏盈科专栏
我与瑞苏盈科板卡的开发故事
FPGA上的视觉 SLAM

在FPGA开发板上实现基于立体视觉的 SLAM。
使用 KR260 机器人入门套件启动基于 10 Gigabit 以太网的机器视觉相机加速应用

该演示概述了机器视觉 (MV) 相机应用，该应用将使用 Sony IMX547 传感器模块来捕捉图像
Zynq UltraScale+ PS MIO可能在上电期间出现高位毛刺

Zynq UltraScale+ PS MIO 可能在 VCCO_PSMIO 电源上电缓升期间输出高位毛刺
使用 KR260 机器人入门套件启动 ROS 2 感知节点加速应用该演示概述了 Kria™ 机器人堆栈和 ROS 2 感知节点加速应用
动画图解常见串行通讯协议：SPI、I²C、UART、红外这篇文章中所展示的显示电子系统中信号波形的动图，将有助于帮助我们更好理解传输的机理。
从FPGA说起的深度学习（九）- 优化最终章

在本教程中，旨在加深对深度学习和 FPGA 的理解
AMD Xilinx FPGA 片间通信方案：AXI Chip2Chip IP 在 ASIC原型设计中的应用

本文详细介绍基于北京芯加速科技的VU13P平台，使用AXI Chip2Chip IP，开发测试了一套用于ASIC验证仿真的片间通信方案。
AMD公布2023年第一季度财报

AMD今日公布2023年第一季度营业额为54亿美元，毛利率44%
Versal System Monitor (Sysmon)：过热告警行为

在 CIPS GUI 中已对 Versal System Monitor 过热 (OT) 告警进行了说明
异步fifo为什么读空了？

在一个跨异步时钟的设计中，数据需要从A时钟域同步到B时钟域
使用 Vivado MIG 创建存储器接口设计本产品指南提供了有关使用、自定义和模拟一个LogiCORE IP DDR3或DDR4 SDRAM、LPDDR3 SDRAM
2022.2 Versal Advanced I/O Wizard：RX/TX 单端管脚和差分管脚置于单个 bank 中时出现问题

在 Vivado 2022.2 中使用 Advanced I/O Wizard 并配置源同步 TX+RX 接口时
验证必备：AMBA4 SystemVerilog Asseration

今天给大家推荐下ARM自家所推出的BP063 AMBA4 SVA组件
IP库新增10多个功能IP

本文涵盖了从初学者到专家级别的FPGA 项目及IP。所有 FPGA 项目都带有开源的源代码。
Versal Premium SysMon：如何在辅助 SLR 中对 SysMon 寄存器进行寻址

要在辅助 SLR 中启用对 Sysmon 寄存器空间的访问，须在 CIPS 和 NOC GUI 执行多个步骤
FPGA引脚信号分配的几个原则

现在的FPGA正变得越来越复杂，向引脚分配信号的任务曾经很简单，现在也变得相当繁复
GD（兆易创新）系列FLASH进行FPGA和ZYNQ配置固化相关操作

本文主要针对使用GD（兆易创新）系列的FLASH做启动配置片时，遇到的相关问题进行简单整理复盘
从FPGA说起的深度学习（八）-数据并行性

在本文中，我们将提取推理内核的数据并行性
基于AI引擎的软决策QAM解调器设计本文描述了在Versal™ AI Core设备上实现最大对数似然比（LLR）的计算算法。
如何解决MPSOC万兆以太网应用中UDP接收丢包问题

本文介绍如何使能Linux网络协议栈中的RFS功能以优化MPSOC APU的并行处理能力
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