跳转到主要内容
MicroBlaze：Xilinx官方软核学习与一些实验测试

MicroBlaze 软核嵌入式处理器是高度可定制的 IP 核，支持 70 多个配置选项
Zynq UltraScale+ MPSoC视频编解码单元 (VCU) ： GStreamer 支持哪些视频格式？

该问题实际有几个方面，其中包括硬件、软件和 ZCU106 VCU TRD 等。
一文看懂I2C和SPI通信协议

在本文中，我们讨论一下I2C和SPI之间的区别
你知道，JTAG接口如何正确使用吗？JTAG接口不支持热插拔，不正确的JTAG安插方法容易导致硬件是损坏
Xilinx Zynq7035 PL SFP光口通信例程

本文主要介绍说明XQ6657Z35-EVM 高速数据处理评估板例程的功能、使用步骤以及各个例程的运行效果
Vivado SDK生成、使用静态库

在Xilinx/Vivado环境下，针对Non-OS环境，可以使用静态库；针对Linux环境，可以使用静态库和动态库
UltraScale+ 器件 Integrated Block for PCI Express 产品指南(v1.3)该核属于高带宽、高可缩放性且高可靠性的串行互连构建块解决方案，适用于基于UltraScale+™架构的器件。
通信中dBFS、dBm、dBV、dBW、0dB、-3dB的定义

dBV(V大写），dBu(u小写），是模拟音频时代最常用到的两个单位。
ZYNQ - 无DDR固化程序（代码运行在OCM上）

本文将无DDR固化的情况进一步进行介绍，讲解如何修改FSBL实现ZYNQ的程序固化
DMA/Bridge Subsystem for PCI Express 产品指南 (v4.1)赛灵思 DMA Subsystem for PCI Express® 可实现高性能、可配置的分散聚集 DMA
Vivado中如何生成、例化和仿真DCP文件

在vivado-Tool-setting-project-setting-synthesis路径下，设置 -mode out_of_context
Vitis 软件平台安装

Vitis软件平台由适用于交互式工程开发的集成设计环境和适用于脚本化或手动应用开发的命令行工具组成
关于HLS IP无法编译解决方案Xilinx平台的Vivado HLS 和 Vitis HLS 使用的 export_ip 命令会无法导出 IP
Verilog如何编写一个基础的Testbench

本文将讲述如何使用Verilog 编写一个基础的测试脚本（testbench）。
FPGA工程师面试——时序约束

时序约束主要包括周期约束，偏移约束，静态时序路径约束三种
Vitis HLS 2022.1新特性： performance pragma

Vitis HLS 2022.1新增了一个pragma名为performance，其施加对象是指定函数或循环
Bootgen 用户指南本文描述如何为 Zynq®-7000 SoC、7 系列 FPGA 和 Versal® ACAP 器件生成启动镜像。
FPGA与数字IC求职知识准备：数字电路知识总结

本文整理了数字电路课程中的相关基本的知识点和较为重要的知识点，用于求职的数电部分的知识准备
FPGA工程师面试——基础知识

FPGA的底层资源主要有CLB基本逻辑单元、Block RAM、Distributed RAM(分布式)
AMD FPGA的SelectMAP加载模式

在不带内置ARM核的AMD FPGA产品系列中，FPGA的程序加载方式并没有发生大的变化
订阅