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医学影像的未来，AI加持实现更快速准确的判断

新冠疫情已基本宣告结束，但其给医疗系统带来的巨大冲击，仍值得我们深思
Vivado Design Suite用户指南：动态功能交换

FPGA 技术支持灵活开展现场编程和再编程，无需通过设计修改来重建互连结构
Zynq 及 Vitis HLS 助力面向声音合成和声学控制的低时延技术

从音频输入到输出，现有的实时数字音频系统很难实现低于 1ms 的时延
Vivado 统一 Web 安装程序：下载和安装过程中无法绕过用户帐户身份验证阶段

当我尝试在机器上安装 Vivado 时，无法通过帐户身份验证检查。为什么会出现此问题?
FPGA远程更新/远程调试的一种简单方法

本文使用树莓派+FPGA进行方案验证
Vitis™ 统一软件平台 2023.1 全新发布

AMD Vitis™ 统一软件平台 2023.1 版近期已正式发布！
AMD Xilinx AXI Interrupt Controller 中断优先级

AXI Interrupt Controller支持中断优先级。 在Vivado Block Design中， bit-0连接的中断优先级最高
ZYNQ 定时器中断实验——FPGA Vitis篇

本实验介绍如何使用ZYNQ芯片PS端的定时器资源
Vivado： Labtools 27-3412错误

最近在上板测试的过程中，使用mark_debug跑工程后生成的bit在下载的时候遇到了问题
L、C、X和Ku波段全数字多波段SAR系统的可行性研究

具有超宽模拟带宽的高采样率DAC和ADC是实现全数字多波段SAR系统的关键技术
Zynq UltraScale+ RFSoC器件介绍

本文介绍一下Xilinx公司新一代Zynq UltraScale+ RFSoC器件
ZYNQ 串口打印输出——FPGA Vitis篇

本实验主要介绍使用PS端来完成ZYNQ串口打印输出的功能
Versal GTY/GTYP：使用 PRBS 生成器和检查器

本文涵盖了在 Versal GTY 和 GTYP 中使用模式生成器和检查器时对以下操作的限制
在 Versal VCK190 评估套件上使用器件固件升级 (DFU) 执行 USB 辅助启动模式测试

本文将演示如何在 Versal AI Core 系列 VCK190 评估套件上从 USB 辅助启动模式启动 Linux
Kria SoM K26I - GTH 线速率限制

每个模块的 GTH 规格略有不同。相比于商用级 K26C，工业级 K26I 存在一些限制
HBM学习总结

HBM将多个DDR芯片堆叠在一起，所以也是个3D结构；每个die之间通过TVS和microbump方式连接
AMD MicroBlaze中通过AXI Timer获取时间戳

通过XTmrCtr_GetValue获取时间戳，是以时钟周期为单位的
AMD Xilinx SoC: 定制PetaLinux中的FSBL

客户为AMD Xilinx SoC创建了PetaLinux工程。需要定制PetaLinux中的FSBL
利用TI公司TXS0108实现FPGA IO Bank接不同外设IO接口电压案例

本文介绍利用TI公司TXS0108实现FPGA IO Bank接不同外设IO接口电压转换
报名倒计时 ︱ 技术日精彩内容抢先看

本次活动，您可以与AMD 汽车业务部门专家面对面，聆听“沉浸式智能座舱”以及“舱驾一体化”的最新趋势
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