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伪红外图像处理

该项目展示了一些红外图像处理算法,这些算法可以提高图像质量

AMD RFSoC 助力 iCana 推出室内小型蜂窝 RF 前端参考设计

随着 5G 将网络推向更高频率,无线基础设施需要全面的小型蜂窝密集化

Vivado 安装后添加芯片型号方法

打开vivado,选择help,点击Add Design Tools or Devices

降低数字化转型门槛,FPGA助力爱瑞无线“加速”5G行业应用破局

爱瑞无线基于AMD RFSoC FPGA芯片推出5G加速卡AVDU1010

RTL与HLS强强联合打造FPGA新开发之路

Vitis HLS是Vitis AI重要组成部分,所以我们将重点介绍Vitis HLS

使用VVAS调用硬件加速器

本文介绍VVAS框架所支持调用的H/W(HLS)内核

Vitis HLS L1图书馆向导

你想了解Vitis L1库吗?Vitis HLS 2023.1支持一个新的L1库向导

Xilinx .coe文件格式总结xilinx中的.coe文件主要用于对ROM/RAM的初始化,以及用于存储滤波器系数
hash算法在FPGA中的实现(三)——hash表项的插入

在前面的文章中主要介绍了hash表及其链表的结构,同时说明了如何读取表项

UltraScale 开发板与套件 - 使用 System Controller 手动调整 VADJ

VADJ 引脚是 VITA 57.1 FMC 标准的一部分,承载着从载卡到 I/O 夹层模块的可调节电压等级的电源

随温度变化的动态电压缩放实现本文描述了为支持AMD Versal™器件的-2LLI SKU的低温补偿DVS功能而需要实施的硬件和软件变更。
关于Chiplet,Lisa Su罕见分享

Lisa Su 深入探讨如何使用该公司多年来一直使用的小芯片来构建这些芯片

面向 Versal 自适应 SoC 的设计咨询:如果使用 PUF,Vcc_pmc 必须连接到 0.7 VDC

本答复记录旨在描述在部分 Versal 自适应 SoC 器件上使用物理不可克隆功能

Vitis下载安装尝试首先本次下载主要使用的是linux系统,所以我们先看一下Vitis支持的linux版本
边缘AI开发,如何驶上快车道?

在云计算之后,边缘计算将成为未来十年物联网市场新的增长点

RQS 设计收敛建议 ID RQS_CLOCK-12

本文聊聊“RQS_CLOCK-12”时钟设置建议以及它如何帮助达成时序收敛

超强算力赋能汽车与嵌入式行业创新

由 AMD AECG市场及业务开发总监酆毅先生带来的主题演讲,共同探讨中国汽车产业创新之路

FIFO设计(Verilog)

为了应付找工作的需要,打算学习一些fifo相关的内容,首先是从fifo的设计开始

AMD扩大数据中心产品组合推出全新EPYC CPU,并展示AMD AI平台战略

AMD 推动数据中心专业计算性能,推出适用于云原生和技术计算的全新 AMD EPYC处理器

AMD凭借第四代AMD EPYC处理器协同亚马逊AWS重新构想云计算性能

亚马逊EC2 M7a实例提供了性能上的重大飞跃,其计算性能比M6a实例高出50%