JEDEC LPDDR4 规范 JESD209-4B 的最新发布版本引入了在每次写操作突发前后都将 DQS_c 驱动至高位并保持一段时间的要求（4.13 写操作和屏蔽写操作 DQS 控制信号（WDQS 控制信号）
随着第三次人工智能浪潮的到来，AI正以前所未有的速度覆盖生产和管理等领域，市场对AI推断的效率与易用性都提出了更高的要求。赛灵思通过 Vitis AI和自适应计算加速平台充分发掘AI 加速潜能并将底层 FPGA 和 ACAP 的繁复细节抽象化，帮助缺乏专业知识的用户轻松开发深度学习推断应用，再度刷新AI推断的高效性和易用性。
赛灵思今日宣布，其 Versal AI Core 与 Versal Prime 系列器件现已全面量产并向客户出货。此外，Versal 产品组合的第三个系列 Versal Premium 也已通过赛灵思早期试用计划出货给多家一级客户。
FPGA、SoC 及️自适应计算加速平台 (ACAP) 的发明者赛灵思指出：5G 对市场来说是颠覆性的，它催生了新型运营商和供应商且改变了运营商和代工厂 (OEM) 之间的合作方式，例如，O-RAN (开放式无线电接取网络) 和电信基础架构计划 (Telecom Infra Project, TIP) 正在打破现有的商业模式，孕育出规模更小、更多样化的提供商
Xilinx提供超低延时编解码方案，在ZCU106单板上可以验证。文档MPSoC VCU TRD 2020.2 Low Latency XV20 提供了详细命令。缺省情况下，编码使用的是PS DDR。如果PS DDR已经被其它应用占用，也可以让编码使用的PL DDR。在VCU TRD 2020.2的例子zcu106_llp2_xv20基础上，做如下更改，可以实现使用PL DDR编码。
本文描述了Versal™ ACAP的一个非整数数据恢复单元（NIDRU）。NIDRU将较低的数据速率限制扩展到0 Mb/s，并允许SelectIO作为时钟和数据恢复单元运行。
本电子书重点介绍了Xilinx Zync® UltraScale+™ RFSoC，一个可扩展至完全支持6GHz以下频段的单芯片自适应无线电平台。此高性能RFSoC支持雷达、5G和卫星通信等RF无线解决方案所需的低功耗、高性能等特性。Zynq UltraScale+ RFSoC ZCU111评估套件旨在评估UltraScale+ ZCU28DR器件，并提供全面的射频模数信号链原型平台。
XILINX FPGA 芯片整体架构如下所示，整个芯片是以BANK进行划分的，不同的工艺、器件速度和对应的时钟具有不同的BANK数量（下面截图是以K7325tffg676为例）：左边的BANK都是HR BANK，右侧的最下面三个是HP BANK，最上面的四个BANK是transceiver
虽然很多FPGA工程师都是写代码，但是作为硬件编程工程师，如果不熟悉FPGA的底层资源和架构，是很难写出高质量的代码——至少很难写出复杂逻辑的高质量代码，也很难站在系统的层面去考虑芯片的选型等问题。那熟悉FPGA架构，首先最主要的一点，我们先来了解FPGA的IO
Xilinx AI 视频分析平台提供了强大的解决方案，这些解决方案可解决世界上最关键、最复杂的推断应用。这款智慧世界将不足 100ms 的端到端管道时延和 Xilinx (tm) 加速器卡的海量并行处理进行完美结合，能够以绝对最低的硬件投入提供业界最佳的性能。
Xilinx提供超低延时编解码方案，在ZCU106单板上可以验证。文档MPSoC VCU TRD 2020.2 Low Latency NV16 提供了详细命令。下面的命令，能表现得更加稳定。
本文详细介绍Vivado工具对FPGA设计进行逻辑和时序分析的特点，以及工具生成的报告和信息。讨论实现时序收敛的方法，包括审查时钟树和时序约束，设计底层规划，以及平衡运行时间和结果。
在工业现场的设备运维管理，从第一代人工观测，到第二代的定期仪器检测，再到第三代的实时状态检测，直至现在过度到了利用云计算，大数据，人工智能技术主动的预测设备运营状态，根据各传感器信息和设备运行数据提前预测设备的更新和维护。
本视频由 Xilinx 合作伙伴和加速应用程序提供商 Pinnacle Imaging Systems 推出，描述了 Denali 3.0 HDR 图像信号处理器（ISP）的功能。
在 AXI 基础第 6 讲 - Vitis HLS 中的 AXI4-Lite 简介中，使用 C 语言在 HLS 中创建包含 AXI4-Lite 接口的 IP。在本篇博文中，我们将学习如何导出 IP 以供在 Vivado Design Suite 中使用、如何将其连接到其它 IP 核与处理器以及如何在板上运行工程。
详细了解 Kria KV260 Vision AI 入门套件和随附的基本配件包。我们将向您展示在没有 FPGA 经验的情况下，如何快速、轻松地启动并运行我们的智能相机加速应用。
Xilinx FPGA都有一个独特的 ID ，也就是 Device DNA ，这个 ID 相当于我们的身份证，在 FPGA 芯片生产的时候就已经固定在芯片的 eFuse 寄存器中，具有不可修改的属性。在xilinx 7series 和 7series 以前，ID 都是 57bit 的，但是在 Xilinx 的 Ultraslace 架构下是 96bit 。
