MPSoC含有PS、PL；在PS和PL之间有大量接口和信号线，比如AXI、时钟、GPIO等。缺省情况下，PS和PL之间有接口和信号线被关闭。加载bit后，软件才会打开PS和PL之间的接口和信号线。比如在文件xfsbl_partition_load.c中，FSBL加载FPGA的bit后会执行下列操作，打开PS和PL之间的接口和信号线

本视频介绍Versal自适应计算加速平台ACAP。介绍了Versal中的仿真和调试功能。

CMOS与非门，只要有一个输入端为低电平，与运算后均为低电平，输出为高电平，影响了输出结果，若接地或悬空会使输出始终为 1。CMOS与门、与非门：多余端通过限流电阻（500Ω）接电源；CMOS或门、或非门：多余端通过限流电阻（500Ω）接地；

选择了xilinx zynq7z035ffg676这个型号的板子，是因为需要做定位通信的项目。AD9361+ZYNQ 的组合，因为需要自己一个人做PL和PS端的工作，这两部分的很多细节我都不了解，于是我向老板的一个专门做这块的朋友请教了我的一些问题，下面继续来整理一下。

赛灵思车规级 XA Zynq®UltraScale+™ MPSoC 平台提供了特有的自适应能力及高性能计算能力，完美契合宏景智驾 ADCU产品需求，促成了其名为“双子星 (Gemini)”的软硬一体化自动驾驶计算平台 ADCU 的成功推出。

Xilinx 为您引入一种突破性的新架构，该架构支持可分解的、可动态重配置的数据中心基础架构。 它被称为“可组合数据中心”，可提供世界最佳的可扩展性能，具备低延迟、可快速重配置等特性，以适应不断变化的工作负载，并可显着降低 TCO。

AnDAPT近日推出六种新型PMIC解决方案，以便能够为Xilinx ZU+ MPSoC FPGA系列和Xilinx定义用例的多个电源轨供电。AnDAPT与Xilinx开展密切合作，提供可加速各种工业及计算应用（包括工业（电机控制、可编程逻辑控制、物联网（IoT））、医疗、网络和数据中心设备。）电源研发周期的设计。

处理器可使用等待事件 (wait for event, WFE) 或等待中断 (wait for interrupt, WFI) 机制来进入低功耗状态。仅当嵌入式跟踪宏单元 (Embedded Trace Macrocell, ETM) 耗尽 AMBA ATB 接口上的所有跟踪字节后，处理器才能进入低功耗状态。

近年来，中国国内芯片市场发展迅速，而与之对应的芯片验证，仿真和测试的需求也急剧增加。Newtouch 希望借助最先进的FPGA 技术，升级其PHINEDesign FPGA 原型开发平台。该平台的前三代均基于赛灵思FPGA 平台而开发，其最近两代基于赛灵思Virtex®-7 2000T FPGA 和Virtex® UltraScale™ VU440 FPGA。

MPSoC是带ARM处理器和FPGA(PL)的SoC，包含4核A53及其常用外部模块（PS）。A53（PS）使用Arm GIC-400，属于GICv2架构。如果想了解GIC-400的具体细节，请参考文档APU GIC: CoreLink GIC-400 Generic Interrupt Controller, DDI 0471B, r0p1。

依稀记得，当我第一次接触ZYNQ的时候，是在一个从零开始的项目中，可以说是需求都没确定，只是需要FPGA与ARM结合的平台，在迷茫的选择中，我选择了xilinx zynq7z035ffg676这个型号的板子

本演示概述了智能相机应用，并指导用户如何设置环境、运行加速应用以及从应用自定义 AI 模型以及生成基准测试数据。
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JEDEC LPDDR4 规范 JESD209-4B 的最新发布版本引入了在每次写操作突发前后都将 DQS_c 驱动至高位并保持一段时间的要求（4.13 写操作和屏蔽写操作 DQS 控制信号（WDQS 控制信号）

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随着第三次人工智能浪潮的到来，AI正以前所未有的速度覆盖生产和管理等领域，市场对AI推断的效率与易用性都提出了更高的要求。赛灵思通过 Vitis AI和自适应计算加速平台充分发掘AI 加速潜能并将底层 FPGA 和 ACAP 的繁复细节抽象化，帮助缺乏专业知识的用户轻松开发深度学习推断应用，再度刷新AI推断的高效性和易用性。

赛灵思今日宣布，其 Versal AI Core 与 Versal Prime 系列器件现已全面量产并向客户出货。此外，Versal 产品组合的第三个系列 Versal Premium 也已通过赛灵思早期试用计划出货给多家一级客户。

FPGA、SoC 及️自适应计算加速平台 (ACAP) 的发明者赛灵思指出：5G 对市场来说是颠覆性的，它催生了新型运营商和供应商且改变了运营商和代工厂 (OEM) 之间的合作方式，例如，O-RAN (开放式无线电接取网络) 和电信基础架构计划 (Telecom Infra Project, TIP) 正在打破现有的商业模式，孕育出规模更小、更多样化的提供商

Xilinx提供超低延时编解码方案，在ZCU106单板上可以验证。文档MPSoC VCU TRD 2020.2 Low Latency XV20 提供了详细命令。缺省情况下，编码使用的是PS DDR。如果PS DDR已经被其它应用占用，也可以让编码使用的PL DDR。在VCU TRD 2020.2的例子zcu106_llp2_xv20基础上，做如下更改，可以实现使用PL DDR编码。

本文描述了Versal™ ACAP的一个非整数数据恢复单元（NIDRU）。NIDRU将较低的数据速率限制扩展到0 Mb/s，并允许SelectIO作为时钟和数据恢复单元运行。

两大优化方向：面积优化、速度优化，相互制约。